八位七段數(shù)碼管動(dòng)態(tài)顯示電路設(shè)計(jì)說(shuō)明-文庫(kù)吧資料
2025-04-18 01:10本頁(yè)面
【正文】 begin case key is when 0000 = ledag =0111111。 del=dount。 then檢測(cè)時(shí)鐘上升沿 dount:=dount+1。event and clk=39。architecture whbkrc of exp4 is whbkrc為結(jié)構(gòu)體名 begin 以begin為標(biāo)志開(kāi)始結(jié)構(gòu)體的描述 process(clk) 進(jìn)程，clk變化時(shí)啟動(dòng)進(jìn)程 variable dount : std_logic_vector(2 downto 0)。在電路原理圖上實(shí)體相當(dāng)于元件符號(hào)。 end exp4。 定義四位輸入信號(hào) ledag : out std_logic_vector(6 downto 0)。定義了一些函數(shù)，可以使std_logic_vector類型被當(dāng)作符號(hào)數(shù)或無(wú)符號(hào)數(shù)一樣進(jìn)行運(yùn)算本程序中用到3個(gè)庫(kù)函數(shù)包：如下 ： 補(bǔ)充：當(dāng)使用庫(kù)時(shí)，需要說(shuō)明使用的庫(kù)名稱，同時(shí)需要說(shuō)明庫(kù)中包集合的名稱及范圍；每個(gè)實(shí)體都應(yīng)獨(dú)立進(jìn)行庫(kù)的說(shuō)明；庫(kù)的說(shuō)明應(yīng)該在實(shí)體之前；經(jīng)過(guò)說(shuō)明后，實(shí)體和結(jié)構(gòu)體就可以自動(dòng)調(diào)用庫(kù)中的資源；② 實(shí)體 entity（外部端口）entity exp4 is exp4為實(shí)體名 port( clk : in std_logic。定義了std_logic數(shù)據(jù)類型及相應(yīng)運(yùn)算 use 。 結(jié)束結(jié)構(gòu)體關(guān)于VHDL，我們以上面八位七段數(shù)碼管顯示程序?yàn)槔齺?lái)解釋VHDL的語(yǔ)法構(gòu)成，以使大家對(duì)VHDL有個(gè)整體的把握。 end process。F when others = null。d when 1110 = ledag =1111001。b when 1100 = ledag =0111001。9 when 1010 = ledag =1110111。7 when 1000 = ledag =1111111。5 when 0110 = ledag =1111101。3 when 0100 = ledag =1100110。1 when 0010 = ledag =1011011。結(jié)束進(jìn)程 process(key) 進(jìn)程，key變化時(shí)啟動(dòng)進(jìn)程 begin case key is when 0000 = ledag =0111111。 del=dount。 then檢測(cè)時(shí)鐘上升沿 dount:=dount+1。event and clk=39。 結(jié)束實(shí)體architecture whbkrc of exp4 is whbkrc為結(jié)構(gòu)體名 begin 以begin為標(biāo)志開(kāi)始結(jié)構(gòu)體的描述 process(clk) 進(jìn)程，clk變化時(shí)啟動(dòng)進(jìn)程 variable dount : std_logic_vector(2 downto 0)。 定義七位輸出信號(hào) del : out std_logic_vector(2 downto 0) 定義八位數(shù)碼管位置顯示信號(hào) )。 定義動(dòng)態(tài)掃描時(shí)鐘信號(hào) key : in std_logic_vector(3 downto 0)。定義了signed和unsigned數(shù)據(jù)類型、相應(yīng)運(yùn)算和相關(guān)類型轉(zhuǎn)換函數(shù)use 。 庫(kù)函數(shù)use 。圖19 新建設(shè)計(jì)文件選擇窗口2）在New對(duì)話框（圖19）中選擇Device Design Files頁(yè)下的VHDL File，點(diǎn)擊OK按鈕，打開(kāi)圖形編輯器對(duì)話框，如圖110所示。圖18 新建工程信息建立VHDL設(shè)計(jì)文件1）在創(chuàng)建好設(shè)計(jì)工程后，選擇File NEW…菜單，出現(xiàn)圖19所示的新建設(shè)計(jì)文件類型選擇窗口。圖16 器件選擇界面首先在對(duì)話框的左上方的Family下拉菜單中選取CycloneII，在中間右邊的Speed grade下拉菜單中選取8，在左下方的Available devices框中選取EP2C35F672C8，點(diǎn)擊NEXT完成器件的選取，進(jìn)入EDA TOOL設(shè)定界面如圖17所示。這里我們以選用CycloneII系列芯片EP2C35F672C8為例進(jìn)行介紹。圖15 指定工程名稱及工作目錄4）點(diǎn)擊NEXT，進(jìn)入下一個(gè)設(shè)定對(duì)話框，按默認(rèn)選項(xiàng)直接點(diǎn)擊NEXT進(jìn)行器件選擇對(duì)話框。使用者也可以根據(jù)自已的實(shí)際情況來(lái)設(shè)定工程名和頂層文件名。第二個(gè)輸入框?yàn)楣こ堂Q輸入框，第三
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