【正文】 rcuit simulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具： Verolog： CADENCE VeroligXL SYNOPSYS VCS MENTOR Modlesim VHDL : CADENCE NCvhdl SYNOPSYS VSS MENTOR Modlesim模擬電路仿真工具： ***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools) 邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真中所沒(méi)有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。（威盛VIA 上海筆試試題）()1集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（未知）邏輯設(shè)計(jì)子功能分解詳細(xì)時(shí)序框圖分塊邏輯仿真電路設(shè)計(jì)(RTL級(jí)描述)功能仿真綜合(加時(shí)序約束和設(shè)計(jì)庫(kù))電路網(wǎng)表網(wǎng)表仿真)預(yù)布局布線(SDF文件)網(wǎng)表仿真(帶延時(shí)文件)靜態(tài)時(shí)序分析布局布線參數(shù)提取SDF文件后仿真靜態(tài)時(shí)序分析測(cè)試向量生成工藝設(shè)計(jì)與生產(chǎn)芯片測(cè)試芯片應(yīng)用，在驗(yàn)證過(guò)程中出現(xiàn)的時(shí)序收斂，功耗，面積問(wèn)題，應(yīng)返回前端的代碼輸入進(jìn)行重新修改，再仿真，再綜合，再驗(yàn)證，一般都要反復(fù)好幾次才能最后送去foundry廠流片。 。 （時(shí)序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。 。 。 。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。自90年代初， Verilog、VHDL、AHDL等硬件描述語(yǔ)言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。而asic是通過(guò)掩膜得到的，它是不可被修改的。你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目）描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。編程線與I/O線共用，不增加單片機(jī)的額外引腳。解決了批量寫OTP 芯片時(shí)容易出現(xiàn)的芯片與寫入器接觸不好的問(wèn)題。近年來(lái)，OTP型單片機(jī)需量大幅度上揚(yáng)，為適應(yīng)這種需求許多單片機(jī)都采用了在片編程技術(shù)(In System Programming)。由于掩膜需要一定的生產(chǎn)周期，而OTP型單片機(jī)價(jià)格不斷下降，使得近年來(lái)直接使用OTP完成最終產(chǎn)品制造更為流行。名詞解釋，無(wú)聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如： 什么叫做OTP片(OTP（一次性可編程）)、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）OTP與掩膜 OTP是一次性寫入的單片機(jī)。（降低溫度，增大電容存儲(chǔ)容量）（Infineon筆試）8名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫(VCO)。例如a： 0001100110110100100110 b： 0000000000100100000000 請(qǐng)畫出state machine；請(qǐng)用RTL描述其state machine。（威盛）7用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。（未知）7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。（揚(yáng)智電子筆試）7設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。（威盛VIA 上海筆試試題）6描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（未知）6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。（南山之橋）6請(qǐng)用HDL描述四位的全加法器、5分頻電路。（南山之橋）5用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（華為）5請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試）5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？5用filpflop和logicgate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和currentstage，輸出carryout和nextstage. （未知）5用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（未知）5latch與register的區(qū)別,。（新太硬件面試）4簡(jiǎn)述latch和filpflop的異同。（威盛）4畫出一種CMOS的D鎖存器的電路圖和版圖。（揚(yáng)智電子筆試）4用邏輯們畫出D觸發(fā)器。（未知）4用波形表示D觸發(fā)器的功能。（華為）給出兩個(gè)門電路讓你分析異同。3給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（仕蘭微電子）3利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。（科廣試題）3用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（威盛VIA 上海筆試試題）3用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（威盛筆試題circuit ）2畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（威盛）2please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ）2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子）unCoxW/L??2用mos管搭出一個(gè)二輸入與非門。（未知）2卡諾圖寫出邏輯表達(dá)使。（威盛VIA 上海筆試試題）給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。（威盛VIA 上海筆試試題）1說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。（飛利浦－大唐筆試）Delay period setup – hold1時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。（南山之橋）1多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。1IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。1如何解決亞穩(wěn)態(tài)。CMOS輸出接到TTL是可以直接互連。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。產(chǎn)生毛刺叫冒險(xiǎn)。說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。（ 上海筆試試題） Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。什么是Setup 和Holdup時(shí)間？（漢王筆試）setu