數(shù)電試題庫(kù)試卷1-文庫(kù)吧資料
2025-03-31 03:09本頁(yè)面
【正文】 可以存儲(chǔ)（ 1024 ）字節(jié)。二、選擇題（每題2分，共30分） （110為單項(xiàng)選擇題） 函數(shù)與（C ）A、互為反函數(shù) B、互為對(duì)偶式 C、相等 D、以上都不對(duì) 硅二極管導(dǎo)通和截止的條件是（ C?。?A、VＤ＞ VＤ＜ B、VＤ＞?。郑模糃、VＤ＞ VＤ＜ D、VＤ＞ VＤ＜ 標(biāo)準(zhǔn)與或式是由（D ?。?gòu)成的邏輯表達(dá)式 A、最大項(xiàng)之和 B、最小項(xiàng)之積 C、最大項(xiàng)之積 D、最小項(xiàng)之和 為實(shí)現(xiàn)F=ABCD，下列電路接法正確的是（ B ） A B C D下列電路中屬于組合邏輯電路的是（ C ）A、觸發(fā)器 B、計(jì)數(shù)器 C、數(shù)據(jù)選擇器 D、寄存器RS觸發(fā)器的約束條件是（A ）A、RS=0 B、R+S=1 C、RS=1 D、R+S=0用觸發(fā)器設(shè)計(jì)一個(gè)17進(jìn)制的計(jì)數(shù)器所需觸發(fā)器的數(shù)目是（D ）A、2 B、3 C、4 D、5多諧振蕩器可產(chǎn)生的波形是（ B ） A、正弦波 B、矩形脈沖 C、三角波 D、鋸齒波要構(gòu)成容量為4Kx8的RAM，需容量為256x4的RAM（C ） A、2個(gè) B、4個(gè) C、32個(gè) D、8個(gè)下來(lái)不屬于模數(shù)轉(zhuǎn)換步驟的是（ C ） A、采樣 B、保持 C、濾波 D、編碼（1115為多項(xiàng)選擇題）1下列說(shuō)法中不正確的是(BCD ) A、已知邏輯函數(shù)A+B=AB，則A=B B、已知邏輯函數(shù)A+B=A+C，則B=C C、已知邏輯函數(shù)AB=AC，則B=C D、已知邏輯函數(shù)A+B=A，則B=11以下代碼中為無(wú)權(quán)碼的是（ BC ）A、8421BCD碼 B、余三碼 C、格雷碼 D、5421碼1TTL與非門(mén)的輸入端懸空時(shí)相當(dāng)于輸入為（ AC ）A、邏輯1 B、邏輯0 C、高電平 D、低電平1D/A轉(zhuǎn)換器主要的技術(shù)指標(biāo)有（ ABD ） A、分辨率 B、轉(zhuǎn)換誤差 C、轉(zhuǎn)換精度 D、轉(zhuǎn)換速度1存儲(chǔ)器的擴(kuò)展方式有（ AB ） A、位擴(kuò)展 B、字?jǐn)U展 C、字節(jié)擴(kuò)展 D、雙字?jǐn)U展一、填空題（每空1分，共10分）（）10=（ ）2（小數(shù)點(diǎn)后面取4位有效數(shù)字）=（ ）16如圖所示的可編程邏輯陣列電路中，Y1=（ ），Y2=（ ）。 OC門(mén)工作時(shí)的條件是（ 外接電源和上拉電阻 ）。（1）保持 （2）計(jì)數(shù) （3）禁止 （4）預(yù)置位一、填空題（每空1分，共10分）（）2=（ ）10=（BA ）16。（1） F = ∑(1,2,3,6,7) （2） F = ∑(1,2,4,6,7)（3） F = ∑(1,2,5,6,7) （4） F = ∑(1,2,4,5,7)9．時(shí)鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)并行輸出端，則該寄存器的位數(shù)為（ 3 ）。（1）4 （2）8 （3）16 （4）327．若輸入CP脈沖的頻率為10kHz，通過(guò)某計(jì)數(shù)器后輸出信號(hào)的頻率為1kHz；則該計(jì)數(shù)器的模為（ 3 ）。（1）8，18，3 （2）4，18，3 （3）4，6，3 （4）8，6，3 5. 組合邏輯電路與時(shí)序邏輯電路的主要區(qū)別是 1 。（1）飽和區(qū)、放大區(qū) （2） 擊穿區(qū)、截止區(qū)（3）放大區(qū)、擊穿區(qū) （4） 飽和區(qū)、截止區(qū) 3．某ADC電路的全量程為10V，為了獲得分辨率為10mV，則該電路的輸入數(shù)字量至少為（ 4 ）位。1．組合邏輯電路輸入端信號(hào)同時(shí)向相反方向變化時(shí)，其輸出端（ 2 ）。（ 1 ）若逐次逼近型ADC的輸出為8位，設(shè)時(shí)鐘脈沖頻率為1MHz，則完成一次轉(zhuǎn)換操作需要10us。（ 1 ）格雷碼具有任何相鄰碼只有一位碼元不同的特性。（ 1 ）雙積分ADC具有抗干擾能力強(qiáng)、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點(diǎn)。（ 0 ）門(mén)電路的噪聲容限越小，抗干擾能力越強(qiáng)。三、 判斷題（對(duì)的打√，錯(cuò)的打；每小題1分，共10分）：（ 1 ）普通的邏輯門(mén)電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。（用8位二進(jìn)制表示）7．Y=：在 B=C=0 條件下，可能存在 1 型冒險(xiǎn)。5．一個(gè)雙輸入端的TTL與非門(mén)和一個(gè)雙輸入端的CMOS與非門(mén)，它們的輸入端均是一端接高電平，另一端通過(guò)一個(gè)10kW的電阻接地，則TTL與非門(mén)輸出為 低電平 ，CMOS與非門(mén)輸出為 高電平 。（1） 0 V （2）+5 V （3）高電平 （4）低電平二、 填空題（每空1分，共20分）：1．石英晶體多諧振蕩器的振蕩頻率為： 石英晶體的固有諧振頻率 2．（46）10=（ 101110 ）2=（ 2E ）16=（ 1000110 ）8421BCD碼3．圖（1）為8線(xiàn)3線(xiàn)優(yōu)先編碼器，優(yōu)先權(quán)最高的是 I7’ ，當(dāng)同時(shí)輸入、時(shí)，輸出= 010 。（1）施密特觸發(fā)器 2）單穩(wěn)態(tài)觸發(fā)器 （3）多諧振蕩器 （4）T’觸發(fā)器9．一個(gè)四位二進(jìn)制加法計(jì)數(shù)器的起始值為0110，經(jīng)過(guò)30個(gè)時(shí)鐘脈沖作用之后的值為（ 1 ）。(1) N1 (2) N (3) N+1 (4) 2N7．時(shí)鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)串行輸出端，則該寄存器的位數(shù)為（ 2 ）。（1）4 （2）8 （3）16 （4）325．若某模擬輸入信號(hào)含有200Hz、600Hz、1KHz、3KHz等頻率的信號(hào)，則該ADC電路的采樣頻率
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