【正文】 01110（2）表達(dá)式 （3）電路圖 （4）如果要求用與非門實(shí)現(xiàn)，則：邏輯圖：5．約翰和簡妮夫婦有兩個孩子喬和蘇，全家外出吃飯一般要么去漢堡店，要么去炸雞店。3．試用與非門設(shè)計(jì)一組合邏輯電路，其輸入為3位二進(jìn)制數(shù)，當(dāng)輸入中有奇數(shù)個1時輸出為1，否則輸出為0。解：（1）邏輯表達(dá)式，（2）真值表ABCFABCF00001001001110110101110101111110（3）功能從真值表看出，ABC=000或ABC=111時，F(xiàn)=0，而A、B、C取值不完全相同時，F(xiàn)=1。解： CO=AB+BC+AC真值表ABCSCOABCSCO0000010010001101010101010110010110111111電路功能：一位全加器，A、B為兩個加數(shù)，C為來自低位的進(jìn)位，S是相加的和，CO是進(jìn)位。A．2 B．3 C．4 D．520．，能實(shí)現(xiàn)函數(shù)的電路為 。A．010 B．001 C．100 D．01118．實(shí)現(xiàn)兩個四位二進(jìn)制數(shù)相乘的組合電路，應(yīng)有 個輸出函數(shù)。A．2 B．4 C．8 D．1616．比較兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)A＞B時輸出F=1，則F表達(dá)式是 。A．011 B．100 C．101 D．01014．?dāng)?shù)據(jù)分配器和 有著相同的基本電路結(jié)構(gòu)形式。A．電路未達(dá)到最簡 B．電路有多個輸出C．電路中的時延 D．邏輯門類型不同11．用取樣法消除兩級與非門電路中可能出現(xiàn)的冒險，以下說法哪一種是正確并優(yōu)先考慮的？A．在輸出級加正取樣脈沖 B．在輸入級加正取樣脈沖C．在輸出級加負(fù)取樣脈沖 D．在輸入級加負(fù)取樣脈沖12．當(dāng)二輸入與非門輸入為 變化時，輸出可能有競爭冒險。9．多位加法器采用超前進(jìn)位的目的是簡化電路結(jié)構(gòu) 。7．一位數(shù)值比較器，輸入信號為兩個要比較的一位二進(jìn)制數(shù)，用A、B表示，輸出信號為比較結(jié)果：Y(A＞B) 、Y(A＝B)和Y(A＜B)，則Y(A＞B)的邏輯表達(dá)式為。5．實(shí)現(xiàn)將公共數(shù)據(jù)上的數(shù)字信號按要求分配到不同電路中去的電路叫 數(shù)據(jù)分配器 。當(dāng)輸入…為11010101時，輸出為 010 。3．8線—3線優(yōu)先編碼器74LS148的優(yōu)先編碼順序是、…、輸出為。 解：電路圖為（2）當(dāng)輸入變高時： R≤720Ω當(dāng)輸入變低時： R≥294Ω∴ 294Ω≤R≤720Ω自我檢測題1．組合邏輯電路任何時刻的輸出信號，與該時刻的輸入信號 有關(guān) ，與以前的輸入信號 無關(guān) 。23．，集成電路IC1輸出七段顯示碼a～g，高電平有效，由于IC1最大輸出高電平電流很小，無法驅(qū)動共陰LED數(shù)碼管（點(diǎn)亮每個筆劃需5mA電流以上，）。請分析可能的原因。解：（1）VNL=VIL（max）（74LS） VOL（max）（74HCT）= =VNH=VOH（min）（74HCT） VIH（min）（74LS）==（2）VNL=VIL（max）（74HCT） VOL（max）（74ALS）= =VNH=VOH（min）（74 ALS） VIH（min）（74 HCT）==22．有人使用機(jī)器上一個光電傳感器，傳感器受觸發(fā)時，輸出高電平為5V，但把這個傳感器輸出端接到某一電路輸入端時，再次測試其輸出電平，發(fā)現(xiàn)是2V，電平被拉低了。解：（1）GG2均輸出高電平時電阻RC上流過的電流IC=2IOZ+（2+2+3）IIH=（2+7）mA=RC上的壓降會使輸出高電平電壓下降，根據(jù)題意應(yīng)滿足VOH=VCC RCIC≥3V因此RC應(yīng)滿足（2）G1或G2門輸出低電平時考慮最不利的情況，只有一個OC門輸出低電平，流入輸出低電平OC門的電流IOL=IC+3IIL=≤14mA所以352Ω≤RC≤21．，試計(jì)算下列情況下的低電平噪聲容限和高電平噪聲容限。設(shè)OC門輸出低電平時允許灌入的最大電流IOL（max）為14mA，；。解：（1）當(dāng)Z點(diǎn)輸出高電平時，應(yīng)滿足下式：VH=+5VRCIOZ≥4VRC≤≤20kΩ （2）當(dāng)Z點(diǎn)輸出低電平時，應(yīng)滿足下式：VL=+5VRCIOL（max）≤RC≥≥∴≤RC≤20kΩ20．、G2。19．，LSTTL門電路的輸出低電平VOL≤，最大灌電流IOL（max）=8mA，輸出高電平時的漏電流IOZ≤50μA；CMOS門的輸入電流可以忽略不計(jì)。解：18．，正常發(fā)光時需要5mA電流，（a）那樣連接到74LS00與非門上時，請確定電阻R的一個合適值。解：，17．。 （ ） （ ）解：Y，N16．。解：Y1高電平，Y2高阻態(tài)，Y3低電平，Y4高電平，Y5低電平，Y6低電平14．？如能的在括號內(nèi)寫“Y”，錯的寫“N”。 （a） （b）ABCK電壓表讀數(shù)/ V001100110101斷開斷開閉合閉合解：ABCK電壓表讀數(shù)（V）001100110101斷開斷開閉合閉合013．、GG3 為LSTTL門電路，GGG6為CMOS門電路。請按給定的已知條件寫出電壓表的讀數(shù)（）。解：A、B加不同電平時，T4~T8的通斷情況如表所示。10．，寫出FFF3和F與輸入之間的邏輯表達(dá)式。（a） （b）解：（1）ABS000011101110輸出S是A和B的異或函數(shù)，即（2）ABS000011101110輸出S是A和B的異或函數(shù)，即9．，試判斷各晶體管處于什么狀態(tài)？ 解：（a）根據(jù)圖中參數(shù)因?yàn)閕B＜iBS，故T1管處于放大狀態(tài)。（3）高阻態(tài)。A BY0 00 11 01 1高阻1高阻07．，圖中n個三態(tài)門的輸出接到數(shù)據(jù)傳輸總線，D0、D…、Dn1為數(shù)據(jù)輸入端，、…、為片選信號輸入端。解：真值表AENY00001高阻10111高阻邏輯符號6．，畫出其邏輯符號。（2）為使三極管導(dǎo)通時進(jìn)入飽和狀態(tài)，三極管β的選擇必須滿足IB≥IBS，式中代入給定數(shù)據(jù)后，可求得β≥17。三極管T導(dǎo)通時VBE=，飽和時VCES=，發(fā)光二極管正向?qū)〞r壓降VD=。解：3．，試將其分別連接成：（1）三個反相器；（2）3輸入端與非門；（3）3輸入端或非門；（4）實(shí)現(xiàn)邏輯函數(shù)；（5）一個非門控制兩個傳輸門分時傳送。A． B． C． D．習(xí)　　題1．。A． B． C． D．24．，當(dāng)=0時，F(xiàn)的狀態(tài)為 。A ．8 B．10 C． 40 D．2022．，能實(shí)現(xiàn)功能的電路是 。 A．輸入端懸空會造成邏輯出錯 B．輸入端接510kΩ的大電阻到地相當(dāng)于接高電平 C．輸入端接510Ω的小電阻到地相當(dāng)于接低電平 D．噪聲容限與電源電壓有關(guān)20．某集成電路芯片，查手冊知其最大輸出低電平VOL（max）=，最大輸入低電平VIL（max）=，最小輸出高電平VOH（min）=，最小輸入高電平VIH（min）=，則其低電平噪聲容限VNL= 。A．飽和區(qū)+放大區(qū) B．擊穿區(qū)+截止區(qū) C．放大區(qū)+擊穿區(qū) D．飽和區(qū)+截止區(qū)18．門電路參數(shù)由大到小排列正確的是 。15．當(dāng)不同系列門電路互連時，要考慮哪幾個電壓和電流參數(shù)？這些參數(shù)應(yīng)滿足怎樣的關(guān)系？ 解：應(yīng)考慮以下參數(shù)：VOH（min）、VIH（min）、VOL（max）、VIL（max）、IOH（max）、IOL（max）、IIH（max），IIL（max），這些參數(shù)應(yīng)滿足以下條件：VOH（min） ≥VIH（min） VOL（max） ≤VIL（max） ≥ nIIH（max） IOL（max） ≥ m16．=2V，若忽略電阻上的壓降，則電路 中的管子處于導(dǎo)通狀態(tài)。反相器的輸入電壓稍有變化，輸出就發(fā)生很大變化。在反相器的兩端跨接了一個反饋電阻Rf就可構(gòu)成高增益放大器。12．當(dāng)CMOS反相器的電源電壓VDD＜VTN+（VTN、VTP分別為NMOS管和PMOS管的開啟電壓）時能正常工作嗎？答：不能正常工作，因?yàn)?，?dāng)反相器輸入電壓為1/2VDD時，將出現(xiàn)兩只管子同時截止的現(xiàn)象，這是不允許的。9．在CMOS門電路中，輸出端能并聯(lián)使用的電路有 OD門和 三態(tài)門 ；10．CMOS傳輸門可以用來傳輸 數(shù)字 信號或 模擬 信號。7．三態(tài)門有3種輸出狀態(tài)：0態(tài)、1態(tài)和 高阻態(tài) 。隨著輸入信號頻率的增加，功耗將會 增加 。負(fù)載電流越大，則門電路輸出電壓越 高 。3．CMOS或非門多余輸入端的處理方法是接低電平，接地，與其它信號引腳并接在一起。解：先將F2轉(zhuǎn)化為最小項(xiàng)之和的形式：畫出F1和F2的卡諾圖：畫出P1和P2的卡諾圖： 自我檢測題1．CMOS門電路采用推拉式輸出的主要優(yōu)點(diǎn)是 提高速度，改善負(fù)載特性 。．01+010000001101111101 根據(jù)表中運(yùn)算規(guī)則，得到表達(dá)式：29．有兩個函數(shù)， F1（A，B，C，D）=∑ m（0，2，7，8，10，13）+ ∑ d（1，4，9），F(xiàn)2（A，B，C，D）=∏M（1，2，6，8，10，12，15）解：畫出F和G的卡諾圖如下：函數(shù)在進(jìn)行與或運(yùn)算時，只要將圖中編號相同的方塊，按下述的運(yùn)算規(guī)則進(jìn)行運(yùn)算，即可求得它們的邏輯與、邏輯或等函數(shù)?！苖（2,3, 7,9,10,11, 15）28．有兩個函數(shù)F=AB+CD、G=ACD+BC ， 求M=F解：25．用卡諾圖化簡邏輯函數(shù)，給定約束條件為：AB+CD = 0。解：（1）最簡與或式 （2）最簡或與式方法一：根據(jù)最簡與或式變換得到：方法二：利用卡諾圖對0方格畫包圍圈。21．試用卡諾圖法將邏輯函數(shù)化為最簡與或式：（1）F（A，B，C）=∑m（0，1，2，4，5，7）（2）F（A，B，C，D）=∑m（4，5，6，7，8，9，10，11，12，13）（3）F（A，B，C，D）=∑ m（0，2，4，5，6，7，12）+ ∑ d（8，10）（4）F（A、B、C、D）=∑m（114）+∑d（115）解： （1） （2） （3） （4） 22．求下面函數(shù)表達(dá)式的最簡與或表達(dá)式和最簡與或非表達(dá)式。利用該公理證明： 。)39。用公式化簡法化簡，得 [配項(xiàng)ABD，結(jié)合律] []（3）求Y 39。 解：（1）求函數(shù)Y的對偶式Y(jié) 39。解：，17．。15．：（1）寫出函數(shù)Y的邏輯表達(dá)式；（2）將函數(shù)Y化為最簡與或式；（3）用與非門畫出其簡化后的電路。解：方法一：先求最小項(xiàng)之和，再求最大項(xiàng)之積。解：令當(dāng)D=0時，列出函數(shù)真值表：ABCY1Y2000010011001001011111001