計(jì)算機(jī)體系結(jié)構(gòu)學(xué)科發(fā)展簡(jiǎn)介-文庫(kù)吧資料
2025-01-24 19:36本頁(yè)面
【正文】 方面為多處理器計(jì)算機(jī)發(fā)展帶來曙光 ? Flynn在 1966年提出的計(jì)算機(jī)分類方法，即按指令流和數(shù)據(jù)流進(jìn)行計(jì)算機(jī)分類的方法仍適用至今 ? 單指令流，單數(shù)據(jù)流 (SISD)— 單處理器計(jì)算機(jī) ? 單指令流，多數(shù)據(jù)流 (SIMD)— 矢量計(jì)算機(jī) ? 多指令流，單數(shù)據(jù)流 (MISD)— 市場(chǎng)上無此類計(jì)算機(jī) ? 多指令流，多數(shù)據(jù)流 (MIMD)— 通用多處理器并行計(jì)算機(jī)，是廣泛應(yīng)用的多處理器并行計(jì)算機(jī)體系結(jié)構(gòu) MIMD多處理器計(jì)算機(jī) 分類 ?可按處理器數(shù)目，存儲(chǔ)器組織以及互連網(wǎng)絡(luò)的策略來分類 ?按存儲(chǔ)器組織進(jìn)行分類的兩種多處理器計(jì)算機(jī) ： ?集中共享存儲(chǔ)器體系結(jié)構(gòu) ?分布式存儲(chǔ)器體系結(jié)構(gòu) ?基本結(jié)構(gòu) ?此類計(jì)算機(jī)適用于處理器數(shù)目相對(duì)較少的場(chǎng)合，對(duì)于只有幾個(gè)、十幾個(gè)處理器，有可能共享一個(gè)主存儲(chǔ)器，以及采用總線實(shí)現(xiàn)處理器和主存的互連 ?對(duì)于含有二、三十個(gè)處理器的機(jī)器需用多總線，甚至用交換器才能滿足存儲(chǔ)器帶寬的要求 ?集中共享存儲(chǔ)器型多處理器計(jì)算機(jī)只有一個(gè)主存儲(chǔ)器，對(duì)所有處理器都是對(duì)稱的，訪問存儲(chǔ)器的時(shí)間都是均等的，所以這種體系結(jié)構(gòu)又稱為 對(duì)稱（共享存儲(chǔ)器）處理器 （ SMP） ?集中共享存儲(chǔ)器型多處理器是目前最成功的多處理器計(jì)算機(jī) ?基本結(jié)構(gòu) ?此類計(jì)算機(jī)適用于處理器相對(duì)較多的場(chǎng)合，可以是上百個(gè)、上千個(gè)、甚至數(shù)千個(gè)之多。 局部性原理的另一種表述：程序 90%的執(zhí)行時(shí)間是花在 10%的代碼上 。 為什么引入 Cache能提高計(jì)算機(jī)性能？ ?問： 既然用作 Cache的 SRAM芯片的速度遠(yuǎn)遠(yuǎn)高于用作主存儲(chǔ)器的 DRAM芯片 ， 那么為什么主存儲(chǔ)器不用 SRAM芯片來實(shí)現(xiàn) ？ ?答案： SRAM的價(jià)格遠(yuǎn)高于 DRAM，而且主存儲(chǔ)器的容量大，采用高速 SRAM使成本急劇上升，因此從性能 /價(jià)格綜合考慮只能采用小容量的 Cache。 ?為了提高計(jì)算機(jī)整機(jī)性能，必須消除兩者性能差，或者僅可能縮小兩者性能差。 ?多發(fā)射處理器硬件數(shù)量多、速度快，且復(fù)雜性高，從而成本高 。 —— 導(dǎo)致流水線結(jié)構(gòu)復(fù)雜 ， 效率低下 ， 速度提高有困難 ? 目前幾乎所有微處理器，包括傳統(tǒng)著名的 CISC微處理器，如 Intel系列和 Motorola系列微處理器都采用 RISC體系結(jié)構(gòu) 2．流水線技術(shù) ? 這是理想流水線的性能：達(dá)到每一個(gè)時(shí)鐘周期可以完成一條指令 ? 與指令串行執(zhí)行相比較，速度提高 5倍 ?簡(jiǎn)介：流水線是一種多條指令重疊執(zhí)行的實(shí)現(xiàn)技術(shù) 流水時(shí)鐘數(shù)指令序列1 2 3 4 5 6 7 8 9指令 i IF ID EX M E M WB指令 i + 1 IF ID EX M E M WB指令 i + 2 IF ID EX M E M WB指令 i + 3 IF ID EX M E M WB指令 i + 4 IF ID EX M E M WB流水線的競(jìng)爭(zhēng) ?實(shí)際流水線不可能像上述理想流水線那樣完美 ?存在三種流水線競(jìng)爭(zhēng) ? 結(jié)構(gòu)競(jìng)爭(zhēng) ：由硬件資源不足造成流水線停頓 ? 數(shù)據(jù)競(jìng)爭(zhēng) ：由前后指令之間存在數(shù)據(jù)相關(guān)性造成流水線停頓 ? 控制競(jìng)爭(zhēng) ：由轉(zhuǎn)移指令造成流水線停頓 實(shí)際流水線的性能 ?實(shí)際流水線的 CPI=理想流水線的 CPI + 結(jié)構(gòu)競(jìng)爭(zhēng)造成的停頓周期 + 數(shù)據(jù)競(jìng)爭(zhēng)造成的停頓周期 + 控制競(jìng)爭(zhēng)造成的停頓周期 ?要提高 CPU的性能就是要消除或減少三種競(jìng)爭(zhēng)造成的停頓周期 流水線競(jìng)爭(zhēng)的解決 ?結(jié)構(gòu)競(jìng)爭(zhēng)可以通過增加硬件資源來解決 ?數(shù)據(jù)競(jìng)爭(zhēng)和控制競(jìng)爭(zhēng)只有通過挖掘代碼指令之間的平行性，即通過開發(fā)和發(fā)現(xiàn)指令之間存在的可并行（重疊）執(zhí)行的可能性，然后對(duì)指令執(zhí)行順序進(jìn)行調(diào)度，即用不相關(guān)的指令來填補(bǔ)本來應(yīng)該停頓周期的方法，達(dá)到消除或減少停頓周期，提高指令執(zhí)行速度 3．指令級(jí)并行性 (ILP)開發(fā)技術(shù) ?ILP開發(fā)技術(shù)分兩大類： ?基于硬件的 ILP開發(fā)技術(shù)，又稱動(dòng)態(tài)開發(fā) ILP技術(shù) ?基于軟件的 ILP開發(fā)技術(shù)，又稱靜態(tài)開發(fā) ILP技術(shù) 用于解決數(shù)據(jù)競(jìng)爭(zhēng)的 ILP開發(fā)技術(shù) ?靜態(tài)調(diào)度技術(shù) ?動(dòng)態(tài)調(diào)度技術(shù) ?采用改名技術(shù)的動(dòng)態(tài)調(diào)度技術(shù) ?編譯分析數(shù)據(jù)相關(guān)性 ?軟件流水線 ?路經(jīng)調(diào)度 用于解決控制相關(guān)性的 ILP開發(fā)技術(shù) ?靜態(tài)轉(zhuǎn)移預(yù)測(cè)技術(shù) ?動(dòng)態(tài)轉(zhuǎn)移預(yù)測(cè)技術(shù) ?靜態(tài)投機(jī)技術(shù) ?動(dòng)態(tài)投機(jī)技術(shù) ?循環(huán)體展開技術(shù) ?延時(shí)轉(zhuǎn)移技術(shù) 三、指令多發(fā)射技術(shù) 1． 指令多發(fā)射技術(shù)概述 ?從 CPUtime = IC CPI CC公式出發(fā)，進(jìn)一步提高 CPU性能的途徑是令 CPI1 ?要達(dá)到 CPI1的目的，必須做到每個(gè)時(shí)鐘周期發(fā)射多條指令，有多個(gè)處理部件和足夠的硬件資源來并行處理多條指令，達(dá)到平均每條指令的處理時(shí)間小于 1個(gè)時(shí)鐘周期 ?指令多發(fā)射處理器有兩類： ?超標(biāo)量處理器 （ Superscalar processors） ? 超長(zhǎng)指令字處理器 （ VLIW— very long instruction word） ?根據(jù)指令發(fā)射機(jī)制 ， 即調(diào)度 、 組織可同時(shí)發(fā)射指令的機(jī)制 ， 也可分為兩類： ?動(dòng)態(tài)多發(fā)射機(jī)制 ， 即由硬件在程序執(zhí)行過程中調(diào)度 ?靜態(tài)多發(fā)射機(jī)制，即由編譯器在程序編譯過程中調(diào)度
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