【正文】 自周邊控制總線。 輸出電壓的擺動速率也可由編程設(shè)置 ， 這使得用戶可調(diào)控輸出信號的速度和噪聲 。 輸出信號時(shí) ， IOE寄存器也可提供快速 “ 時(shí)鐘－輸出 ” 性能 。 IOE使 I/O引腳可輸入 、 輸出 、 雙向傳送信號 。 FPGA類器件采用分段式互連結(jié)構(gòu) ， 布線效率較高 ， 但有著難以預(yù)測信號傳輸延時(shí)的缺點(diǎn) 。 ? 連線帶內(nèi)采用連續(xù)連接線的布線方式稱為連續(xù)式互連結(jié)構(gòu) ， 這是 EPLD/CPLD類器件的布線的特點(diǎn) 。由圖、 EAB、 LAB的互連。這種模式?jīng)]有級聯(lián)鏈的輸入 ， 但有級聯(lián)鏈輸出 。 圖 LE的加 /減計(jì)數(shù)工作模式 （ 4） 可清除的計(jì)數(shù)模式 ? 如圖 。 本 LE的輸出 Q被反饋回送到查找表的輸入 ， DATA2可作為加 /減控制信號與 Q及進(jìn)位鏈來信號運(yùn)算后再經(jīng)進(jìn)位鏈送到下級 LE。 圖 LE的運(yùn)算工作模式 （ 3） 加 /減計(jì)數(shù)模式 ? 如圖 。 第二個(gè)查找表的輸出連接到進(jìn)位鏈送下級 LE。 LUT被設(shè)置為兩個(gè)三輸入查找表 。這種工作模式可接收輸入進(jìn)位鏈 、 級聯(lián)鏈 ， 產(chǎn)生輸出級聯(lián)鏈 ， 但沒有輸出進(jìn)位鏈 。 可編程觸發(fā)器的輸入數(shù)據(jù)可以是查找表的輸出 ， 也可選擇直接來自局部互連 。 （ 1） 正常模式 ? 如圖 。 在這幾種模式中 ， 來自LAB局部互連的信號 DATA1~DATA4作為輸入信號并有著不同的作用 ， 輸入信號還有進(jìn)位鏈 、 級聯(lián)鏈信號及來自 LE輸出的反饋信號 。 但過多使用進(jìn)位鏈和級聯(lián)鏈會限制其它邏輯布線的靈活性 。進(jìn)位鏈和級聯(lián)鏈連接同一 LAB行中的間隔 LAB之間 ， 但它們不穿過 LAB行中間位置處的 EAB。 圖 “或 ” 級聯(lián)鏈 ? 進(jìn)位鏈和級聯(lián)鏈為 LAB中的各 LE之間提供了快速通道 ，信號經(jīng)由它們連接的傳輸時(shí)延小于經(jīng)由行 、 列連線帶的 。 可見各查找表呈并聯(lián)工作 ， 但級聯(lián)鏈中每加入一級 LE， 輸出信號的傳輸時(shí)延會附加一個(gè)量 （ 約 ） 。 圖 借助進(jìn)位鏈實(shí)現(xiàn)的 n位全加器 級聯(lián)鏈 ? 利用級聯(lián)鏈 ， LE可實(shí)現(xiàn)多變量 （ 多于 4個(gè) ） 的組合邏輯函數(shù) 。 圖 n+1個(gè) LE實(shí)現(xiàn)的 n位全加器 。 低位 LE的進(jìn)位信號可經(jīng)進(jìn)位鏈送到高位 LE。 這提高了 LE的利用率 。 觸發(fā)器的時(shí)鐘 （ CLK） 、 清除 （ CLR、 異步 ） 、 置位 （ PRN、異步 ） 及使能 （ ENA） 可選自專用輸入引腳或通用 I/O引腳 ， 也可由內(nèi)部邏輯電路產(chǎn)生 。 由于 SRAM的內(nèi)容在芯片掉電后不能保存 ， 因而 FPGA類芯片在應(yīng)用時(shí)需加設(shè)非易失性存儲器保存配置信息 。圖 4變量的任一組合邏輯函數(shù)，其復(fù)雜度和傳輸延時(shí)不隨乘積項(xiàng)的多少而改變。 LUT法根據(jù)函數(shù) F的真值表（表 ）將 F的取值存入 SRAM。 ? 圖 SRAM和選擇器構(gòu)成的四變量 LUT的框圖 。 圖 FLEX10K的 邏輯單元（ LE） 1. 查找表 (LUT) ? LUT為一種存儲結(jié)構(gòu) ， 可作為編程實(shí)現(xiàn)組合邏輯函數(shù)的一種方法 。 LE的輸出可選送到行 、列快速連線帶 ， 也可反饋回本 LAB的局部互連線帶 。 圖 LE的結(jié)構(gòu) 。 ? 各 LE的輸出可編程選擇送入行 、 列快速連線帶 ， 也可反饋回本 LAB的局部互連帶 。 進(jìn)位鏈與級聯(lián)鏈也在同一行的 LAB間連接 ， 由圖 ， 某一 LAB中第 8個(gè) LE輸出的進(jìn)位鏈 、 級聯(lián)鏈送到同一 LAB行間隔列 LAB的第 1個(gè) LE的進(jìn)位鏈 、 級聯(lián)鏈的輸入 。 這 4個(gè)控制信號可選擇來自器件的專用與全局輸入信號或來自 LAB的局部互連 ，專用與全局輸入信號通過器件時(shí)的時(shí)延附加偏移很小 ，適于作為同步控制信號 。 FLEX10K的邏輯陣列塊 （ LAB） ? 一個(gè) LAB中包括 8個(gè)邏輯單元 （ LE） 、 進(jìn)位鏈與級聯(lián)鏈 、控制信號以及 LAB局部互連帶 ， 結(jié)構(gòu)關(guān)系如圖 示 。 這種查找表 （ LUT） 法實(shí)現(xiàn)的乘法器的工作速度快于由門電路構(gòu)成的乘法器 。 ? EAB也可用于實(shí)現(xiàn)乘法器 、 數(shù)字濾波器 、 微處理器等 。 EDA工具軟件會根據(jù)用戶的設(shè)計(jì)自動配置各 EAB。 實(shí)現(xiàn)存儲器時(shí) ， 可將一個(gè) EAB 配置為 256 8（ 256單元 ， 每個(gè)單元 8位 ）或 512 1024 2048 1。 FLEX10K的嵌入式陣列塊 （ EAB） ? EAB為一個(gè)有 2048bit的 RAM塊 ， 其輸入 、 輸出帶有寄存器 ， 如圖 。 FLEX10K還有 6個(gè)專用輸入引腳 ， 其連接線遍布整個(gè)器件 ， 傳送信號的延時(shí)偏移較小 。 ? IOE起著引腳接口的作用 ， 其內(nèi)部主要有一個(gè)雙向緩沖器和一個(gè)寄存器 。 ? 行 、 列快速連線帶貫穿于整個(gè)器件的長 、 寬 ， 分布于LAB的行列之間 ， 連線帶內(nèi)有多條等長度的連續(xù)金屬連接線 ， 毎條稱為一個(gè)互連通道 ， 統(tǒng)稱為互連資源 。 每個(gè) LAB內(nèi)包含有局部連線和 8個(gè)邏輯單元 （ LE） ， 每個(gè) LAB自身可構(gòu)成一個(gè)低密度 PLD， 相當(dāng)于 96個(gè)可用邏輯門 。 嵌入式陣列由多個(gè) EAB組成 ， 每個(gè) EAB基本為一個(gè)帶有寄存器的 RAM（ 2048位 ） 。 圖 FLEX10K的結(jié)構(gòu)框圖 ? FLEX10K是在業(yè)界最先將嵌入式陣列結(jié)合進(jìn) PLD的 。 FLEX10K的系統(tǒng)結(jié)構(gòu) ? FLEX10K主要由嵌入式陣列塊 （ EAB） 、 邏輯陣列塊（ LAB） 、 快速連線帶 （ FastTrack） 、 輸入 /輸出單元（ IOE） 四個(gè)部分組成 。 FLEX10K采用CMOSSRAM（ CMOS靜態(tài)隨機(jī)存儲器 ） 的制作工藝 ，與 EEPROM制作工藝的器件不同 ， 用 CMOSSRAM工藝的 PLD的編程配置信息在芯片斷電后不能自己保存數(shù)據(jù) ， 需另加 ROM 類 （ 如 EPROM 、 EEPROM 、FLASHROM等 ） 器件保存編程配置信息并完成上電自動加載 。 內(nèi)帶的 JTAG邊界掃描測試電路方便了對其工作狀態(tài)的檢測 。它可提供 10000～ 250000個(gè)等效門 。低速輸出時(shí) ， 輸出噪聲低 、 功耗小 ， 但輸出信號會增加一個(gè)附加延時(shí)量 。 ? 輸 出 緩 沖 門 可 被 設(shè) 置 為 漏 極 開 路 輸 出 形 式 （ 僅MAX7000S） ， 增加了輸出引腳的驅(qū)動功能 。 圖 MAX7000E/S的 I/O控制塊 ? 多路選擇器為輸出緩沖門選取控制信號 ， 使緩沖門呈導(dǎo)通或高阻狀態(tài) 。圖 MAX7000E/S器件的 I/O控制塊的邏輯框圖。每使用一個(gè)并聯(lián)擴(kuò)展項(xiàng)，信號的傳輸延時(shí)會增加一個(gè) tpexp量。在每組 MC中，排序號高的可向序號低的借用并聯(lián)擴(kuò)展項(xiàng)。 （ 2）并聯(lián)擴(kuò)展項(xiàng) ? 一個(gè) MC未使用的乘積項(xiàng)可通過并聯(lián)擴(kuò)展項(xiàng)的方式提供給相 鄰的 MC使用。 使用共享擴(kuò)展項(xiàng)后 ， 信號的傳輸延時(shí)會增加一個(gè) tsexp量 。 這個(gè)乘積項(xiàng)稱為共享擴(kuò)展項(xiàng) 。 擴(kuò)展乘積項(xiàng) ? 使用擴(kuò)展乘積項(xiàng)可增加 MC的邏輯功能 。 此時(shí)的可編程觸發(fā)器可作為寄存器快速捕獲輸入信號 。 ? 觸發(fā)器的輸入信號可來自組合邏輯部分 （ 由乘積項(xiàng)選擇矩陣決定 ） ， 也可直接來自 I/O引腳 。 ? 觸發(fā)器的置位 （ PRN） 、 清除 （ CLRN） 均為異步方式 。 時(shí)鐘使能信號來自乘積項(xiàng) 。 這種方式的工作速度最快 。 可編程觸發(fā)器 可編程觸發(fā)器可被設(shè)置實(shí)現(xiàn) D、 JK、 T、 RS觸發(fā)器的功 能 。 ? 乘積項(xiàng)選擇矩陣選取乘積項(xiàng)送入或門及異或門以構(gòu)成組合邏輯函數(shù) 。 圖 MAX7000系列中宏單元（ MC）的結(jié)構(gòu)框圖 1. 邏輯陣列和乘積項(xiàng)選擇矩陣 ? 邏輯陣列實(shí)現(xiàn) “ 與運(yùn)算 ” ， 圖 個(gè)乘積項(xiàng) ， 每個(gè)乘積項(xiàng)的變量可選自從 PIA來的 36個(gè)信號以及從本 LAB來的 16個(gè)共享擴(kuò)展項(xiàng)信號 。 MC主要由邏輯陣列 、 乘積項(xiàng)選擇矩陣和可編程觸發(fā)器組成 。 這是 EPLD/CPLD類 PLD器件的優(yōu)點(diǎn) 。 信號經(jīng) PIA傳輸后增加一個(gè)傳輸延時(shí) tPIA 。 ? 4個(gè)專用輸入端可作為全局時(shí)鐘 （ CLK） 、 清除 （ CLR） 、輸出使能 （ OE） 信號 ， 它們是為 MC和 I/O控制塊提供的高速控制信號 。圖 MAX7000E/S器件的結(jié)構(gòu)框圖 。 圖 7． 3 EPLD （ Erasable PLD：可擦除的可編程邏輯器件 ） MAX7000系列的系統(tǒng)結(jié)構(gòu) ? MAX7000系列 PLD采用 CMOS EEPROM技術(shù)制造 ， 有 600～ 5000個(gè)可用門 。 ? OLMC有 5種工作模式。 ? AC0、 AC1(n)、 AC1(m)為 GAL控制字中的信息位 （ 還有其它信息位 ） 。 選擇器 FMUX選取反饋信號 ， 反饋信號可來自本 OLMC（ 序號為 n） ， 也可來自相鄰 OLMC（ 序號為 m， 由圖 ， m=n+1或 n1） 的輸出 ， 也可來自 I/O引腳的輸入信號或選擇無反饋 。 其中 ，選擇器 TSMUX為輸出緩沖門選取控制信號； PTMUX決定由與陣列來的第 8個(gè)乘積項(xiàng)是否可作為輸出緩沖器的控制信號； OMUX決定是否使用 D觸發(fā)器 ， 當(dāng)選擇組合邏輯電路的結(jié)果直送輸出時(shí)不使用 D觸發(fā)器 ， 但 D觸發(fā)器也不能另作它用 。 D觸發(fā)器使 GAL有了時(shí)序邏輯功能 ， 其時(shí)鐘用全局時(shí)鐘 （ CLK） 。 （ 2） OLMC （ Output Logic Macro Cell） ? 圖 GAL16V8中的輸出邏輯宏單元 （ OLMC）的邏輯圖 。 在 OLMC構(gòu)成時(shí)序邏輯電路時(shí)反饋也是必要的 。 ? 由 OLMC向與陣列反饋回一個(gè)信號 ， 這個(gè)反饋信號可來自三個(gè)信號： OLMC的輸出信號 、 相鄰 OLMC的輸出信號 、 I/O引腳來的外輸入信號 。 與陣列中的每個(gè)與門可實(shí)現(xiàn)一個(gè)乘積項(xiàng) ， 送入每個(gè) OLMC中或門的各有 8個(gè)乘積項(xiàng) 。 ? GAL16V8器件的結(jié)構(gòu)圖。 圖 2 2 PAL