[理學(xué)]微機(jī)接口第2章總線-文庫(kù)吧資料
2024-10-22 21:13本頁(yè)面
【正文】 部分信號(hào) 24位地址信號(hào)，允許最大存儲(chǔ)器 16M SD15~SD0： 16位數(shù)據(jù)信號(hào) 第 2章 總線接口 SBHE：總線高字節(jié)允許 IRQ1 IRQ1 IRQ1 IRQ1 IRQ10 AT機(jī)上使用 2片中斷控制器 8259（主片和從片），可有 15級(jí)中斷請(qǐng)求 ?16位 ISA總線接口 DMA請(qǐng)求 /響應(yīng)線 第 2章 總線接口 ?16位 ISA總線接口 存儲(chǔ)器讀 /寫信號(hào) 16位訪問(wèn)周期信號(hào) 指出當(dāng)前傳送的是 16位總線周期 總線主控 當(dāng) DMA控制器使用總線期間， 為低電平 P34 ISA總線的特點(diǎn) 第 2章 總線接口 PCI 總線 PCI總線 (Peripheral Component Interconnect，外圍部件互連總線 )于 1991年由Intel公司首先提出，并由 PCI SIG(Special Interest Group)來(lái)發(fā)展和推廣。 I/O通道準(zhǔn)備好信號(hào)。 Reset Drv：系統(tǒng)總清信號(hào) ?PC/XT總線接口 第 2章 總線接口 控制線 21條 I/O通道奇偶校驗(yàn)信號(hào)。即： ?PC/XT總線接口 第 2章 總線接口 控制線 21條 ALE： Address Latch Enable，地址鎖存允許 微處理器或總線控制器在每一個(gè)總線周期送出 ALE信號(hào)， ALE有效，表示一個(gè)總線周期的開(kāi)始，在ALE的下降沿鎖存來(lái)自 CPU的地址信號(hào) ?PC/XT總線接口 第 2章 總線接口 控制線 21條 讀 /寫信號(hào) ?PC/XT總線接口 第 2章 總線接口 控制線 21條 IRQ7~IRQ2：中斷請(qǐng)求信號(hào) 總線上的設(shè)備通過(guò) IRQ7~IRQ2向主板上的中斷控制器 8259發(fā)出中斷請(qǐng)求， IRQ7~IRQ2對(duì)應(yīng) 8259的引腳IR7~IR2。 ?PC/XT總線接口 第 2章 總線接口 ?PC/XT總線接口 數(shù)據(jù)線 D7~D0 數(shù)據(jù)線為雙向， D0為最低位，用來(lái)在 CPU、存儲(chǔ)器及 I/O端口之間傳送數(shù)據(jù)，可利用 IOW或 MEMW、IOR或 MEMR來(lái)進(jìn)行數(shù)據(jù)選通。 第 2章 總線接口 地址線 A19~A0 存儲(chǔ)器地址 A19~A0，最大存儲(chǔ)器 1M。 共有 62引腳，其中，數(shù)據(jù)線 8根、地址線 20根、控制線 21根、狀態(tài)線 2根，還有時(shí)鐘、電源、地線 XT總線也稱為 PC總線或 8位 ISA總線 、 IBM PC/XT總線 第 2章 總線接口 ?PC/XT總線接口 右側(cè)為 A側(cè)，左側(cè)為 B側(cè)。 5）不斷引進(jìn)新技術(shù) ,適用新技術(shù)的發(fā)展。 3）適用性強(qiáng)，具有兼容開(kāi)放式的總線結(jié)構(gòu)。 STD總線有 56條信號(hào)線，可分為 5個(gè)功能組： 1～ 6邏輯電源， 7～ 14數(shù)據(jù)總線，53～ 56輔助電源， 15～ 30地址總線， 31～52控制總線。 1981年被定為 IEEE－ P961標(biāo)準(zhǔn)總線。其處理能力強(qiáng) 4） MCA 5） EISA 6） VESA 7） PCI 第 2章 總線接口 、 總線標(biāo)準(zhǔn) 系統(tǒng)總線標(biāo)準(zhǔn)：用于互連計(jì)算機(jī)系統(tǒng)中各個(gè)模塊的標(biāo)準(zhǔn)。其 I/O性能好 1） STD 2） PC/XT 3） PC/AT ISA 高端現(xiàn)代總線： 支持 8位和 16位微機(jī)，對(duì) CPU的依賴減弱。同時(shí)也存在著系統(tǒng)總線的不斷變化和升級(jí)，由初始的 4位發(fā)展至現(xiàn)在的 64位等，每一種總線結(jié)構(gòu)都存在著其相應(yīng)的優(yōu)點(diǎn)和不足之處 。 第 2章 總線接口 常用系統(tǒng)總線標(biāo)準(zhǔn) 總線是微機(jī)系統(tǒng)中各模塊之間傳遞信息的通路。 兩個(gè)子周期均按同步方式傳送，在占用總線時(shí)刻，高 速進(jìn)行信息傳輸。 第 2章 總線接口 在第一個(gè)子周期，主模塊發(fā)送地址和命令及有關(guān)信 息，經(jīng)總線傳輸，由有關(guān)從模塊接收下來(lái)后，立即和總線 斷開(kāi)，以供其他模塊使用。 從模塊執(zhí)行讀 /寫命令的時(shí)間段內(nèi)，系統(tǒng)總線為空閑。 3. 半同步方式： 因?yàn)楫惒娇偩€的傳輸延時(shí)嚴(yán)重地限制了最高的頻帶寬度，因此考慮結(jié)合同步總線和異步總線的優(yōu)點(diǎn)設(shè)計(jì)出了混合的總線－即半同步總線。這種混合式總線，兼有同步方式的速度和異步方式的可靠性和適應(yīng)性。 通信延遲大，總線傳輸周期長(zhǎng) 第 2章 總線接口 半同步方式在同步控制的基礎(chǔ)上，引入 READY信號(hào)線。主設(shè)備 MASTER的 REQ有效，由從設(shè)備SLAVE的 ACK響應(yīng)； ACK有效，才允許 REQ撤銷；只有REQ已撤銷，才最后撤銷 ACK；只有 ACK撤銷，才開(kāi)始下一個(gè)傳輸周期，互鎖的機(jī)制保證了傳輸?shù)目煽啃浴? MC68000/68010/68020微機(jī)系統(tǒng)采用異步方式。 應(yīng)答式傳輸，采用兩根信號(hào)線來(lái)協(xié)調(diào)傳輸過(guò)程。但此種模式下只能由最慢的設(shè)備來(lái)決定總線的頻帶或總線周期的長(zhǎng)短，所以此種方式適應(yīng)性不好。在同步時(shí)鐘的控制下，完成總線的相應(yīng)操作。掛在總線上的處理器、存儲(chǔ)器和外設(shè)等都由同一個(gè)時(shí)鐘信號(hào)控制，已使這些模塊步調(diào)一致的工作，即一個(gè)周期一個(gè)周期地隨控制線上時(shí)鐘信號(hào)的標(biāo)志而展開(kāi)。 握手信號(hào)（應(yīng)答信號(hào)） 是控制信息傳送的開(kāi)始和結(jié)束的信號(hào)。通信過(guò)程中雙方共同遵守的約定則為 “ 協(xié)議 ” 。 第 2章 總線接口 總線的通信協(xié)議 總線的基本任務(wù)為傳送 “ 數(shù)據(jù) ” ，包括程序指令，運(yùn)算處理的數(shù)據(jù)，設(shè)備的控制命令、狀態(tài)字以及設(shè)備的輸入輸出數(shù)據(jù)?？偩€帶寬越寬，傳輸率越高。單位是字節(jié)／秒 (B/s)或兆字節(jié)／秒 (MB/s)。通常用 MHz表示。在工作頻率固定的條件下，總線的帶寬與總線的寬度成正比。一般來(lái)講，外部系統(tǒng)或設(shè)備相距微機(jī)系統(tǒng)要遠(yuǎn)些，它們之間的通信可以用并行方式或串行方式來(lái)實(shí)現(xiàn)，但數(shù)據(jù)傳輸速率可能會(huì)低些，不像內(nèi)總線那樣都是并行的高速總線，因此，對(duì)于不同的應(yīng)用場(chǎng)合，應(yīng)該采取不同的外總線。 第 2章 總線接口 外總線（通信總線） 系統(tǒng)之間及通信用的總線。其數(shù)據(jù)速率可達(dá)到 10GB/s以上。它是點(diǎn)對(duì)點(diǎn)連接，連接控制芯片組和 AGP顯示卡，因此嚴(yán)格說(shuō) AGP不能稱為總線，而是一種接口標(biāo)準(zhǔn) PCIE:PCIExpress—— 是目前最新的總線和接口標(biāo)準(zhǔn)，原名 “ 3GIO”，由
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