常用fpgacpld四種設(shè)計(jì)技巧-文庫吧資料
2025-05-15 19:50本頁面
【正文】 差 90度的時(shí)鐘信號(hào)，時(shí)而用正沿打一下數(shù)據(jù)，時(shí)而用負(fù)沿打一下數(shù)據(jù)，用以調(diào)整數(shù)據(jù)的采樣位置。流水線處理方式之所以頻率較高，是因?yàn)閺?fù)制了處理模塊，它是面積換取速度思想的又一種具體體 數(shù)據(jù)接口的同步方法 數(shù)據(jù)接口的同步是 FPGA/CPLD 設(shè) 計(jì)的一個(gè)常見問題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設(shè)計(jì)不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問題。如果前級(jí)操作時(shí)間恰好等于后級(jí)的 操作時(shí)間，設(shè)計(jì)最為簡(jiǎn)單，前級(jí)的輸出直接匯入后級(jí)的輸入即可；如果前級(jí)操作時(shí)間大于后級(jí)的操作時(shí)間，則需要對(duì)前級(jí)的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級(jí)輸入端；如果前級(jí)操作時(shí)間恰好小于后級(jí)的操作時(shí)間，則必須通過復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級(jí)對(duì)數(shù)據(jù)采用存儲(chǔ)、后處理方式，否則會(huì)造成后級(jí)數(shù)據(jù)溢出。流水線設(shè)計(jì)時(shí)序如圖 4 所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的 n 個(gè)操作步驟單流向串聯(lián)起來。如果某個(gè)設(shè)計(jì)的處理流程分為若干步驟，而且整個(gè)數(shù)據(jù)處理是 單流向 的，即沒有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè) 步驟的輸入，則可以考慮采用流水線設(shè)計(jì)方法來提高系統(tǒng)的工作頻率。 流水線操作設(shè)計(jì)思想 首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計(jì)思想，并非 FPGA、 ASIC 設(shè)計(jì)中優(yōu)化時(shí)序所用的 Pipelining。對(duì)于復(fù)雜的串并轉(zhuǎn)換，還可以用狀態(tài)機(jī)實(shí)現(xiàn)。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列順序是高位在前，可以用下面的編碼實(shí)現(xiàn)： prl_temp={prl_temp,srl_in}； 其中， prl_temp 是并行輸出緩存寄存器， srl_in 是串行數(shù)據(jù)輸入。前面在乒乓操作的圖例中，就是通過DPRAM 實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了 DPRAM，數(shù)據(jù)的緩沖區(qū)可以開得很大，對(duì)于數(shù)量比較小的設(shè)計(jì)可以采用寄存器完成串并轉(zhuǎn)換。而數(shù)據(jù)又是有起始位置的，如何完成數(shù)據(jù)的同步，并發(fā)現(xiàn)數(shù)據(jù)的 頭 呢 ? 數(shù)據(jù)的同步方法完全可以采用上面 的方法，采用同步指示信號(hào)，或者使用RAM、 FIFO緩存一下。通訊系統(tǒng)中，很多數(shù)據(jù)是按照 幀 組織的。對(duì)于慢速數(shù)據(jù)，也可以采樣異步 RAM 或者 FIFO，但是不推薦這種做法。 把數(shù)據(jù)存放在 RAM或 FIFO 的方法如下：將上級(jí)芯片提供的數(shù)據(jù)隨路時(shí)鐘作為寫信號(hào)，將數(shù)據(jù)寫入 RAM 或者 FIFO，然后使用本級(jí)的采樣時(shí)鐘 (一般是數(shù)據(jù)處理的主時(shí)鐘 )將數(shù)據(jù)讀出來即可。 下面簡(jiǎn)單介紹幾種不同情況下數(shù)據(jù)接口的同步方法 ： 、輸出的延時(shí) (芯片間、 PCB 布線、一些驅(qū)動(dòng)接口元件的延時(shí)等 )不可測(cè)，或者有可能變動(dòng)的條件下，如何完成數(shù)據(jù)同步 ? 對(duì)于數(shù)據(jù)的延遲不可測(cè)或變動(dòng)，就需要建立同步機(jī)制，可以用一個(gè)同步使能或同步指示信號(hào)。這兩種做法都十分不可取，因?yàn)橐坏┬酒聯(lián)Q代或者移植到其它芯片組的芯片上，采樣實(shí)現(xiàn)必須從新設(shè)計(jì)。 在電路圖設(shè)計(jì)階段，一些工程師手工加入 BUFT 或者非門調(diào)整數(shù)據(jù)延遲，從而保證本級(jí)模塊的時(shí)鐘對(duì)上級(jí)模塊數(shù)據(jù)的建立、保持時(shí)間要求。流水線處理方式之所以頻率較高，是因?yàn)閺?fù)制了處理模塊，它是面積換取速度思想的又一種具體體現(xiàn)。如果前級(jí)操作時(shí)間恰好等于后級(jí)的操作時(shí)間，設(shè)計(jì)最為簡(jiǎn)單，前級(jí)的輸出直接匯入后級(jí)的輸入即可；如果前級(jí)操作時(shí)間大于后級(jí)的操作時(shí)間，則需要對(duì)前級(jí)的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級(jí)輸入端；如果前級(jí)操作時(shí)間恰好小于后級(jí)的操作時(shí)間，則必須通過復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級(jí)對(duì)數(shù)據(jù)采用存儲(chǔ)、后處理方式，否則會(huì)造成后級(jí)數(shù)據(jù)溢出。流水線設(shè)計(jì)時(shí)序如圖 4 所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的 n 個(gè)操作步驟單流向串聯(lián)起來。如果某個(gè)設(shè)計(jì)的處理流程分為若干步驟，而且整個(gè)數(shù)據(jù)處理是 單流向 的，即沒有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮采用流水線設(shè)計(jì)方法來提高系統(tǒng)的工作頻率。 流水線操作設(shè)計(jì)思想 首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計(jì)思想，并非 FPGA、 ASIC 設(shè)計(jì)中優(yōu)化時(shí)序所用的 Pipelining。對(duì)于復(fù)雜的串并轉(zhuǎn)換，還可以用狀態(tài)機(jī)實(shí)現(xiàn)。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列順序是高位在前，可以用下面的編碼實(shí)現(xiàn)： prl_temp={prl_temp,srl_in}； 其中， prl_temp 是并行輸出緩存寄存器， srl_in 是串行數(shù)據(jù)輸入。前面在乒乓操作的圖例中，就是通過 DPRAM 實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了 DPRAM，數(shù)據(jù)的緩
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