【正文】 □□??□ 題序頂格書(shū)寫(xiě)，與標(biāo)題間空 1 字，下面闡述內(nèi)容另起一段 條 □□??□ 款 □□???□ □□??□□□□?? 題序頂格書(shū)寫(xiě)，與標(biāo)題間空 1 字，下面闡述內(nèi)容在標(biāo)題后空 1 字接排 項(xiàng) (1)□□?□ □□?□□?□□□□□□?? 題序空 2字書(shū)寫(xiě)，以下內(nèi)容接排，有標(biāo)題者，闡述內(nèi)容在標(biāo)題后空 1字 ↑ ↑ 版心左邊線(xiàn) 版心右邊線(xiàn) 表 2 文管類(lèi)論文層次代號(hào)及說(shuō)明 章 節(jié) 條 款 項(xiàng) 一、□□□□□ （一）□□□□ 1.□□□□ □□□□□□□□□□□□□□□□□□□□□□□□□□□□□□ （ 1）□□□□ □□□□□□□□□□□□□□□□□□□□□ □□□□□□□□□□□ ①□□□□□ 居中書(shū)寫(xiě) 空 2 字書(shū)寫(xiě) 空 2 字書(shū)寫(xiě) 空 2 字書(shū)寫(xiě) 空 2 字書(shū)寫(xiě) ↑ ↑ 版心左邊線(xiàn) 版心右邊線(xiàn) 各層次題序及標(biāo)題不得置于頁(yè)面的最后一行（孤行）。 18 層次 層次以少為宜，根據(jù)實(shí)際需要選擇。字?jǐn)?shù)一般在 15 字以?xún)?nèi)，不得使用標(biāo)點(diǎn)符號(hào)。） 論文正文 章節(jié)及各章標(biāo)題 論文正文分章、節(jié)撰寫(xiě)，每章應(yīng)另起一頁(yè)。 正文章、節(jié)題目（理工類(lèi)要 求編寫(xiě)到第 3 級(jí)標(biāo)題，即□ .□ .□。中、外文摘要應(yīng)各占一頁(yè)，編排裝訂時(shí)放置正文前，并且中文在前，外文在后。摘要、目錄等文前部分的頁(yè)碼用羅馬數(shù)字單獨(dú)編排，正文以后的頁(yè)碼用阿拉伯?dāng)?shù)字編排 。 頁(yè)碼。頁(yè)眉的文字用五號(hào)宋體，頁(yè)眉文字下面為 2 條橫線(xiàn)（兩條橫線(xiàn)的長(zhǎng)度與版芯尺寸相同，線(xiàn)粗 磅 ） 。頁(yè)眉應(yīng)居中置于頁(yè)面上部。論文正文滿(mǎn)頁(yè)為 29 行，每行 33 個(gè)字，字號(hào)為小四號(hào)宋體，每頁(yè)版面字?jǐn)?shù)為957 個(gè)，行間距為固定值 20 磅。 論文書(shū)寫(xiě) 本科生畢業(yè)論文用 B5 紙 計(jì)算機(jī)排版、編輯與雙 面打印 輸出 。 外語(yǔ)類(lèi) 論文正文字?jǐn)?shù) 8 000－ 10 000 個(gè)外文單詞。 文管類(lèi) 論文正文字?jǐn)?shù) 12 000－ 20 000 字。 附錄 如 開(kāi)題報(bào)告 、文獻(xiàn)綜述、外 文譯文及外文文獻(xiàn)復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價(jià)值的內(nèi)容可編入論文的附錄中。 16 致謝 對(duì)導(dǎo)師和給予指導(dǎo)或協(xié)助完成論文工作的組織和個(gè)人表示感謝。但對(duì)于工程設(shè)計(jì)類(lèi)論文，各種標(biāo)準(zhǔn)、規(guī)范和手冊(cè)可作為參考文獻(xiàn)。 在論文正文中必須有參考文獻(xiàn)的編號(hào)，參 考文獻(xiàn)的序號(hào)應(yīng)按在正文中出現(xiàn)的順序排列。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類(lèi)文獻(xiàn)。 結(jié)論是對(duì)整 個(gè)論文主要成果的歸納，要突出設(shè)計(jì)（論文）的創(chuàng)新點(diǎn)，以簡(jiǎn)練的文字對(duì)論文的主要工作進(jìn)行評(píng)價(jià)，一般為 400～ 1 000 字。 論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。 論文主體 論文主體是論文的主要部分，要求結(jié)構(gòu)合理，層次清楚，重點(diǎn)突出，文字簡(jiǎn)練、通順。緒論只是文章的開(kāi)頭，不必寫(xiě)章號(hào)。緒論應(yīng)說(shuō)明選題的背景、目的和意義，國(guó)內(nèi)外文獻(xiàn)綜述以及論 文所要研究的主要內(nèi)容。 15 論文正文 論文正文包括緒論、論文主體及結(jié)論等部分。 關(guān)鍵詞 關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語(yǔ)標(biāo)準(zhǔn)），一般列 3～ 5 個(gè)，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。 摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究?jī)?nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘要一般應(yīng)在 300 字左右。不應(yīng)超過(guò) 25 字，原則上不得使用標(biāo)點(diǎn)符號(hào)，不設(shè)副標(biāo)題。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。畢業(yè)論文撰寫(xiě)是本科生培養(yǎng)過(guò)程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國(guó)家及各專(zhuān)業(yè)部門(mén)制定的 有關(guān)標(biāo)準(zhǔn)，符合漢語(yǔ)語(yǔ)法規(guī)范。 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫(xiě)規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究?jī)r(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。 程序調(diào)試時(shí)，用了比較多的 時(shí)間，可以說(shuō)這個(gè)程序是調(diào)試出來(lái)的，而不是寫(xiě)出來(lái)的。 由于這個(gè)實(shí)驗(yàn)有參考的 verilogHDL 程序，可以直接翻譯過(guò)來(lái)，所以做起來(lái)還是比較輕松的，通過(guò)做這次實(shí)驗(yàn)，在用 VHDL 寫(xiě)出狀態(tài)控制器之外，還了解了一 18 些 verilogHDL 的基本語(yǔ)法知識(shí)，這對(duì)于以后學(xué)習(xí)該語(yǔ)言有一定的作用。 end rtl。 exemplar_translate_on end if。 then q = ZZZZZZZZZZZZZZZZ 。 elsif en = 39。139。 end process。139。 begin triregdata: process begin wait until clk39。 end trireg。 clk : in std_logic。 entity trireg is port( a : in bit16。 use 。 波形圖： 當(dāng) sel=000 時(shí)，表示直通；當(dāng) sel=001 時(shí)，表示無(wú)符號(hào)左移；當(dāng) sel=010 時(shí)，表示無(wú)符號(hào)右移；當(dāng) sel=011 時(shí)，表示循環(huán)左移；當(dāng) sel=100 時(shí)，表示循環(huán)右移；當(dāng)sel為其他值時(shí)，輸出為 0. 三態(tài)寄存器 TRIREG 代碼： 17 library IEEE。 end process。 100: rotr when others = y = 0000000000000000 。 011: rotl when rotr = y =a(0) amp。 010: sftr when rotl = y =a(14 downto 0) amp。 amp。 001: sftl when sftr = y =39。 39。 architecture rtl of shift is begin shiftproc: process(a, sel) begin case sel is when shftpass = y=a。 y: out bit16)。 entity shift is port (a: in bit16。 use 。 16 ⑴ ⑵ ⑶ ⑷ ⑸ ⑹ ⑺ ⑻a[ 15. .0]enc lkq[ 15. .0]triregins t6代碼： library IEEE。 SHIFT 的輸入總線(xiàn)為 16 位，輸出總線(xiàn)也是 16 位，輸入信號(hào) sel 決定執(zhí)行哪一種轉(zhuǎn)移。 end process。 then current_state = next_state 。event and clock = 39。 then current_state = reset1 。 controlffProc: process(clock, reset) begin if reset = 39。 end case。 end if。 next_state = execute。 then instrWr = 39。 if ready = 39。 rw = 39。 when incPc6 = vma = 39。039。139。 next_state = incPc5。 addrregWr = 39。 progtrWr = 39。 15 when incPc4 = outregRd = 39。139。 next_state = incPc3。 outregWr = 39。 alusel = inc。 when incPc2 =progtrRd = 39。 shiftsel = shftpass。139。 next_state=incPc。 regWr=39。139。 next_state=add7。 outRegRd=39。 when add6= outRegWr=39。 shiftsel = shftpass。139。139。 alusel = plus。 regRd=39。139。 next_state=add5。 alusel = plus。 opRegRd=39。 regRd=39。139。 next_state=add4。139。 next_state=add3。 opRegWr=39。 regRd=39。 end if。 next_state = execute。 then instrWr = 39。 if ready = 39。 rw = 39。 when loadPc4 = vma = 39。039。139。 next_state = loadPc3。 addrRegWr = 39。 when loadPc2 = progtrRd = 39。139。139。 next_state = incPc。 regWr = 39。139。 next_state = inc4。 when inc3 = outregRd = 39。139。 shiftsel = shftpass。139。 13 when inc2 = regSel = instrReg(2 downto 0)。 else next_state = bgtI10。139。139。039。139。 next_state = bgtI10。 rw = 39。 when bgtI9 = vma = 39。139。139。139。 next_state = bgtI8。 when bgtI7 = outregRd = 39。139。 shiftsel = shftpass。139。 next_state = bgtI6。 alusel = inc。 when bgtI5 = progtrRd = 39。 else next_state = incPc。139。 psel = gt。 regRd = 39。 。 when bgtI4 = opRegRd = 39。 12 psel = gt。 regRd = 39。139。 next_state = bgtI3。 opRegWr = 39。 regRd = 39。 end if。 next_state = loadPc。 then progtrWr = 39。 if ready = 39。 rw = 39。 when braI6 = vma = 39。039。139。 next_state = braI5。 addrregWr = 39。 progtrWr = 39。 when braI4 = outregRd = 39。139。 next_state = braI3。 outregWr = 39。 alusel = inc。 when braI2 = progtrRd = 39。139。 when loadI7= regSel=instrReg(2 downto 0)。 else next_state = loadI6。139。 then regSel = instrReg(2 downto 0)。 if ready = 39。 rw = 39。 when loadI6 = vma = 39。039。139。 next_state = loadI5。 addrregWr = 39。 progtrWr = 39。 when loadI4 = outregRd = 39。139。 next_state = loadI3。 outregWr = 39。 alusel = inc。 when loadI2 = progtrRd = 39。139。 regSel = instrReg(2 downto 0)。 when move4 = outRegRd = 39。139。 next_state = move3。 outRegWr = 39。 aluSel = alupass。 regRd = 39。