【正文】 。首先要感謝我的畢業(yè)設計指導老師郭磊老師，郭老師傾注了大量的心血，從選題到開題報告，從寫作提綱，到一遍又一遍地指出每稿中的具體問題，嚴格把關，循循善誘，對我進行了耐心的指導和幫助，提出嚴格的要求，引導我不斷開闊思路，為我答疑解惑，使我在這一段寶貴的時 光中，既增 長了知識、開闊了視野、鍛煉了心態(tài)，又培養(yǎng)了良好的實驗習慣和科研精 神 在此謹向郭老師致以誠摯的謝意和崇高的敬意。本文給出了產生 PWM 的配置方法和軟件的設計流程以及相關的程序代碼，實驗 表明設計方法可行。另外， DC／ DC 變換器采用數字控制與采樣模式芯片控制相比可以實現許多復雜的控制算法，同時采用數字控制還能使控制系統(tǒng)有更高的穩(wěn)定性，可靠性以及更強的靈活性，并能實現通訊和監(jiān)控 的功能，更能滿足現代社會對開關電源的要求。 河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 22 5 總結 移相全橋零電壓 DC/DC 交換器相對于普通的全轎交換器有許多優(yōu)點，它的主要特點是應用主開關結電容和變壓器漏感的諧振去實現原邊主開關的 ZVS，而不需要附加的器件，減小了開關損耗，從而可能進一步提高變換器功率密度和開關頻率，達到提高轉換效率和減小電源體積的目的。 河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 21 最終實現的波形圖 圖 45 左 右橋臂對應開關管 S1， S3 的驅動信號圖 圖 45 是左右橋臂對應開關管的驅動信號圖，可以看出兩者的相差延遲時間為 2us，并且驅動電壓波形是一個正負半周對稱的交流信號，負 電壓驅動波形可以加 快 MOSFET 的關斷速度。如果 沒有達到那么 減少CMPA 的值 ， 否則 改變方向，增加 CMPA 的值。 } else { PWM_setCmpA(epwm_infomyPwmHandle, PWM_getCmpA(epwm_infomyPwmHandle) 1)。 Else { if(PWM_getCmpA(epwm_infomyPwmHandle) == epwm_infoEPwmMinCMPA) { epwm_infoEPwm_CMPA_Direction = EPWM_CMP_UP。 } } 每 個 10 次的中斷改變一下 CMPA 和 CMPB 的值， 如果我們增加 CMPA 的值 ，檢查，看看我們是否達到了最大值。 } else { epwm_infoEPwm_CMPA_Direction = EPWM_CMP_DOWN。 void update_pare(EPWM_INFO *epwm_info) { if(epwm_infoEPwmTimerIntCount == 10) { epwm_infoEPwmTimerIntCount = 0。 } 在改變比較值得地方中斷 ， 第三個事件產生 INT， 選擇 INT 零事件 。 PWM_enableInt(myPwm1)。 定時計數器 TBCTR 和 CMPA 或者 CMPB 比較后產生的信號送給 AQ模塊 ,由 AQ模塊確定產生什么變化，以改變 PWM 電平的變化。事件 B 上清除 PWM1B，減計數 。 事件 A 上設置 PWM1A， 增計數 。 PWM_setActionQual_CntUp_CmpB_PwmB(myPwm1, PWM_ActionQual_Set)。 PWM_setActionQual_CntUp_CmpA_PwmA(myPwm1, PWM_ActionQual_Set)。 PWM_setLoadMode_CmpB(myPwm1, PWM_LoadMode_Zero)。 PWM_setShadowMode_CmpB(myPwm1, PWM_ShadowMode_Shadow)。 設置定時時鐘，設定定時器的周期，相位為 0，清除計數器，設置 A的比較值，設置 B的比較值， 設置計數模塊，禁用相位負，開始計數， 時鐘比 為 1。 河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 19 PWM_setHighSpeedClkDiv(myPwm1, PWM_HspClkDiv_by_1)。 PWM_setCounterMode(myPwm1, PWM_CounterMode_UpDown)。 PWM_setCmpA(myPwm1, EPWM1_MIN_CMPA)。 PWM_setPhase(myPwm1, 0x0000)。 void InitEPwm1Example() { CLK_enablePwmClock(myClk, PWM_Number_1)。 } 更新 CMPA和 CMPB的值， 清除此計時器中斷標志 ， 確認此中斷接收中斷 3組 。 PWM_clearIntFlag(myPwm1)。 interrupt void epwm1_isr(void) { update_pare(amp。 CPU_clearIntFlags(myCpu)。 PIE_disableAllInts(myPie)。 PLL_setup(myPll, PLL_Multiplier_10, PLL_DivideSelect_ClkIn_by_2)。 CLK_disableAdcClock(myClk)。 CLK_enableAdcClock(myClk)。 以上代碼段是對 GPIO 引腳的定義，使 EPWM1A 的波形在 GPIO 的 0 引腳輸出， EPWM1B河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 18 的波形在 GPIO 的 1引腳輸出，同理 EPWM2A、 EPWM2B、 EPWM3A、 EPWM3B 分別在 GPIO 的 5引腳輸出。 GPIO_setMode(myGpio, GPIO_Number_4, GPIO_4_Mode_EPWM3A)。 GPIO_setPullUp(myGpio, GPIO_Number_4, GPIO_PullUp_Disable)。 GPIO_setMode(myGpio, GPIO_Number_2, GPIO_2_Mode_EPWM2A)。 GPIO_setPullUp(myGpio, GPIO_Number_2, GPIO_PullUp_Disable)。 GPIO_setMode(myGpio, GPIO_Number_0, GPIO_0_Mode_EPWM1A)。 GPIO_setPullUp(myGpio, GPIO_Number_0, GPIO_PullUp_Disable)。 河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 15 輸出非對稱 PWM 波形， TB 設置為增減計數模式，在 TBPRD = CA 的時候 EPWMXA 輸出高電平，在 TBPRD=CB 的時候輸出低電平， 如圖 42所示。圖 42 所示，為在增減計數模式下產生的非對稱 PWM 波形 。只能在增減計數模式下產生， 如 圖 41，為在增減計數模式下產生的對稱的 PWM 波形。 河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 14 4 系統(tǒng)程序設計實現 PWM 的產生原理 [8] 1）模塊設置 初始化相關 寄存器 的 值后，使能定時器，計數器通過一定計數方式開始計數，它的值不斷與相關的比較寄存器的值進行比較，當定時器計數值與比較寄存器值相匹配時，相關的 PWM 輸出將發(fā)生跳變。 2）單擊按鈕 進行下載調試。 利用 調試工程 1）以本次設計的實驗為例，首先將 zac工程進行編譯：選擇 ProjectBuild Project，編譯工程。 圖 34 選擇導入工程目錄 河北大學工商學院 20xx 屆本科畢業(yè)生論文（設計） 13 3）單擊 Browse，選擇： C:\Users\（在此之前，需將實驗代碼復制到工作區(qū)間下）。首先打開 確定工作區(qū)間 C:\Users\Administrator，選擇 FileImport彈出圖 33對話框，在 Code Composer S