【正文】 p a r it y m o d e B 0 P a r a m e te r V a lu ec lkrxda t ao ut [ 7. . 0]rd s igda t ae rro rf ra m ee rro rua rt rxins t 2 圖 613 UART 接收模塊功能 為驗(yàn)證其功能的正確性設(shè)計(jì)如下圖 614 的連接圖。b0。d0。b1。d1。b1。 presult=datain[0]^paritymode。 end 839。 t=t+839。 idle=139。d0: begin tx=139。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 37 圖 612UART 發(fā)送模塊仿真 其主要的功能實(shí)現(xiàn)代碼是如下： always (posedge clk) begin if(send==139。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 36 p a rity m o d e B 0 Param e te r V aluec lkdat ain[ 7. .0]wrs igidletxuart txins t3 圖 610UART 發(fā)送模塊功能 為驗(yàn)證其功能的正確性設(shè)計(jì)如下圖 611 的連接圖。d1。b0。d0。b1。d1。當(dāng)時(shí)鐘為 256 個(gè)時(shí)， dataout 自動(dòng)加 1。 clk dat aout [7. .0]wrs igtes tuartins t 圖 68UART 測(cè)試模塊 對(duì)應(yīng)功能圖的仿真圖如下 69 圖所示。 end end UART 的測(cè)試模塊設(shè)計(jì) 由于對(duì) UART 的發(fā)送模塊進(jìn)行驗(yàn)證的需要，我們?cè)O(shè)計(jì) UART 的測(cè)試模塊進(jìn)行輸出的驗(yàn)證。 end else begin t=t+1639。 t=1639。d26) begin clkout=139。d1。b1。 對(duì)應(yīng)的代碼如下： always (posedge clk) begin if(t==1639。 clk clkoutclkdivinst 圖 66 時(shí)鐘分頻 功能仿真圖如下圖 67 所示。每個(gè)數(shù)據(jù)有 16 個(gè)時(shí)鐘采樣，取中間的采樣值，以保證采樣不會(huì)滑碼或誤碼。 圖 65MAX232 功能應(yīng)用 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 33 時(shí)鐘分頻 由于 UART 是異步傳輸，沒(méi)有傳輸同步時(shí)鐘。因此，需要在 RS232 與 FPGA連接之前用 MAX232 進(jìn)行電平轉(zhuǎn)換， MAX232 模塊圖如圖 64 所示 。設(shè)計(jì)的基本原則是保存最主要的功能，基于 FPGA 的 UART 系統(tǒng)由波特率時(shí)鐘發(fā)生器、接收器和發(fā)送器 3 個(gè)子模塊組成，如圖 63 所示。異步通訊沒(méi)有可參照的時(shí)鐘信號(hào)，發(fā)送器可以隨時(shí)發(fā)送數(shù)據(jù)，任何時(shí)刻串 行數(shù)據(jù)到來(lái)時(shí)，接收器必須正確地發(fā)現(xiàn)起始位下降沿的出現(xiàn)時(shí)間，從而正確采樣數(shù)據(jù)。最后是發(fā)送或接收的停止位，其狀態(tài)恒為 “1” 發(fā)送或接收一個(gè)完整的字節(jié)信息，首先是一個(gè)作為起始位的邏輯 “0”位，接著是 8 個(gè)數(shù)據(jù)位，然后是停止位邏輯 “1”位，數(shù)據(jù)線空閑時(shí)為高或 “1”狀態(tài)。而 同時(shí)，接收方收到空號(hào)后，開(kāi)始與發(fā)送方同步，并期看收到隨后的數(shù)據(jù) C2 + Vc c C 1 + C2 C1 T1out T1in R1in R1out T2out T2in R2in R2out V+ GND V DGND DGND DGND 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 31 3. 奇偶傳輸。發(fā)送方連續(xù)發(fā)送信號(hào)，處于信息 “1”狀態(tài) 2． 起始傳輸。 圖 62RS232 電平轉(zhuǎn)換原理 異步通訊時(shí)， UART 發(fā)送／接收數(shù)據(jù)的傳輸格式如 表 61 所示，一個(gè)字符單位由開(kāi)始位、數(shù)據(jù)位、停止位組成。 本系統(tǒng)使用 RS232 進(jìn)行與藍(lán)牙芯片連接，而由于 RS232 的電氣特性與 FPGA 引腳不相同，因此它們之間不能直接相連，對(duì)于 RS232 的數(shù)據(jù)線，當(dāng)為邏輯“ 1”時(shí)，對(duì)應(yīng)電平是 15V~3V；當(dāng)為邏輯“ 0”時(shí)，對(duì)應(yīng)電平是 15V~3V。 一般而言 UART 和外界通訊只需要兩條信號(hào)線 RXD 和 TXD，其中RXD 是 UART 的接 收端， TXD 是 UART 的發(fā)送端，接收與發(fā)送是全雙工形式。 UART 功能設(shè)計(jì) 通用異步收發(fā)器 UART 可以和各種標(biāo)準(zhǔn)串行接口，如 RS232 和 RS485等進(jìn)行全雙工異步通訊，具有傳輸間隔遠(yuǎn)、本錢(qián)低、可靠性高等優(yōu)點(diǎn)。 5. 斷開(kāi)連接（ Disconnect） 該指令主要用于終止現(xiàn)有鏈接，其指令參數(shù) Connection_Handle 主要用于決定要斷開(kāi)哪個(gè)連接。 同 樣 ， 當(dāng) 鏈 接 建立 后 ， 主 機(jī) 會(huì) 收 到 鏈 接 完 成 事 件的 指 示 信 息（ Connection_Complete_Event） 。它主要用于語(yǔ)音等實(shí)時(shí)信號(hào)的傳輸。在 ACL鏈接建立后，藍(lán)牙設(shè)備之間即可傳送 ACL 數(shù)據(jù)包。當(dāng) LM 確定鏈接已經(jīng)建立起來(lái)時(shí)，建立鏈接的兩個(gè)藍(lán)牙設(shè)備的主控制器將分別向各自的主角發(fā)送鏈接完成事件指令（ Connecton_Complete_Event） 。 3. 建立 ACL（異步不鏈接）鏈路（ Create_Connection） 該指令可使發(fā)起鏈接設(shè)備的鏈路管理器創(chuàng)建與指令參數(shù) BD_ADDR 指定的藍(lán)牙設(shè)備之間的相互鏈接。 每個(gè)應(yīng)答查詢消息的藍(lán)牙設(shè)備都返回一個(gè)查詢結(jié)果事件，以報(bào)告該設(shè)備的藍(lán)牙地址（ BD_ADDR） 、呼叫掃描模式（ Page_Scan_Mode） 等參數(shù)。 (5)Write_Authentication_Enable：用于寫(xiě)入 Write Authentication 的參數(shù)值，該參數(shù)可用于控制是否有本地設(shè)備在建立連接時(shí)鑒權(quán)遠(yuǎn)程設(shè)備。 (3)Write_Scan_Enable：（只用于從設(shè)備）該命令通過(guò)設(shè)置參數(shù) Scan Enable,可將藍(lán)牙設(shè)備置于查詢掃描或呼叫掃描模式。另外，主機(jī)還需要設(shè)置藍(lán)牙主控制器的一些參數(shù)，所用到的 HCI 命令如下： (1)Read_Buffer_Size：該命令用來(lái)讀出從主機(jī)到主控制器發(fā)送 HCI、 ACI 和 SCO 數(shù)據(jù)分組的數(shù)據(jù)部分的最大值。在復(fù)位完成后，藍(lán)牙設(shè)備進(jìn)入待機(jī)模式。 (2)PCM_OUT(A2),PCM_IN(A1):接收或發(fā)送語(yǔ)音編碼信號(hào) [1214]?？紤]到編碼的健壯性，應(yīng)首先選擇 CVSD。 PCM 時(shí)鐘頻率在 200kHz和 之間可調(diào)。 (2)RTS(A6),CTS(B6):用于數(shù)據(jù)流控制。該接口中還有 128 字節(jié)的先入先出（ FIFO）緩沖器。 (2)Wake_up（ B4）， Detach（ C1）：專(zhuān)用于與筆記本電腦的互聯(lián) 。當(dāng)使用 USB 接口與主機(jī)通信時(shí)， ROK 101 007 是一個(gè) USB 從設(shè)備（ slave） 。 藍(lán)牙芯片接口和主要管腳介紹 ROK 101 007 與主機(jī)或其他設(shè)備互聯(lián)時(shí)，有 USB、 UART、和 PCM 語(yǔ)音接口等三種方式。該時(shí)鐘應(yīng)由一個(gè)晶體振蕩器產(chǎn)生，以保證定時(shí)的精確度在 20ppm 之內(nèi)。藍(lán)牙固件包括鏈路管理器（ Link Manager）和主機(jī)控制接口（ HCI） 。 (7)跳頻序列的選擇。 (5)數(shù)據(jù)擾碼。 (3)前向糾錯(cuò)（ FEC） 生成及校驗(yàn) 。其功 能包括： (1)CVSD 語(yǔ)音編碼。 2. 基帶控制器 通常使用一個(gè)基于 ARM7Thumb 的芯片并通過(guò) 串行口（ UART）或（ USB） 接口來(lái)控制無(wú)線收發(fā)器。利用 Radio ASIC 可完成信號(hào)的調(diào)制和解調(diào)；而在環(huán)路濾波器（ Loop Filter）、壓控振蕩器（ VCO） 和 Radio ASIC 構(gòu)成的鎖相環(huán)中，可以濾除 Radio ASIC 輸出中誤差電壓的高頻成分和噪聲，從而保證環(huán)路所要求的性能，增加系統(tǒng)的穩(wěn)定性；交換控制器（ Switch） 的作用是協(xié)調(diào)接收器（ RX）和發(fā)送器（ TX）的工作，以保證藍(lán)牙的全雙工傳輸。安裝天線之后，其傳輸距離可達(dá) 10 米，符合 ISM 頻段的 FCC 和 ETSI 標(biāo)準(zhǔn)。其最大 TXamp。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 26 藍(lán)牙芯片內(nèi)部模塊 1. 無(wú)線收發(fā)器 無(wú)線收發(fā)和信號(hào)調(diào)制功能是通過(guò) PBA31301/2 完成的。該模塊包括基帶控制器，無(wú)線收發(fā)器，閃存等部件，可提供髙至 HCI（主機(jī)控制接口）層得 功能?？傊?，電纜替代協(xié)議、電話控制協(xié)議和被采用的協(xié)議在核心協(xié)議基礎(chǔ)上構(gòu)成了面向應(yīng)用的協(xié)議[18]。 藍(lán)牙核心 協(xié)議由 SIG 制定的藍(lán)牙專(zhuān)用協(xié)議組成。 1. 核心協(xié)議： BaseBand、 LMP、 L2CAP、 SDP 2. 電纜替代協(xié)議： RFCOMM 3. 電話傳送控制協(xié)議： TCSBinary、 AT 命令集 4. 選用協(xié)議： PPP、 UDP/TCP/IP、 OBEX、 WAP、 vCard、 vCard、 vCal、WAE 除上述協(xié)議層外，規(guī)范還定義了主機(jī)控制器接口（ HCI），它為基帶控制器、連接管理器、硬件狀態(tài)和控制寄存器提供命令接口。設(shè)計(jì)協(xié)議和協(xié)議棧的主要原則是盡可能利用現(xiàn)有的各種高層協(xié)議，保證現(xiàn)有協(xié)議與藍(lán)牙技術(shù)的融合以及各種應(yīng)用之間的互操作，充分利用兼容藍(lán)牙技術(shù)規(guī)范的軟硬件系統(tǒng)。 完整的藍(lán)牙協(xié)議棧如圖 61 所示，不是任何應(yīng)用都必須使用關(guān)不協(xié)議，而是可以只使用其中的一列或多列。互操作的遠(yuǎn)端設(shè)備需要使用相 同的協(xié)議棧，不同的應(yīng)用需要不同的協(xié)議棧。在構(gòu)建數(shù)據(jù)采集系統(tǒng)時(shí)藍(lán)牙具有更好的抗干擾性，具有較好的應(yīng)用前景 [ 17]。這是因?yàn)樵谳^大流量情況下的 MAC 層和TCP 流控機(jī)制的交互作用所致。但是當(dāng)節(jié)點(diǎn)數(shù)增加時(shí)，藍(lán)牙能增加網(wǎng)絡(luò)整體容量 2. 當(dāng)網(wǎng)絡(luò)規(guī)模增加，藍(lán)牙的能耗效率能保持不變。在構(gòu)造個(gè)人區(qū) 域網(wǎng)絡(luò) 或無(wú)線傳感器網(wǎng)絡(luò)時(shí)， 也是一個(gè)候選技術(shù)。因此，藍(lán)牙被認(rèn)為是最適合構(gòu)建小型數(shù)據(jù)采集網(wǎng)絡(luò)的無(wú)線通信技術(shù)之一。 藍(lán)牙優(yōu)缺點(diǎn) 與其他工作在相同頻段的系統(tǒng)相比，減少了射頻干擾，這使藍(lán)牙技術(shù)比其他系統(tǒng)更穩(wěn)定。藍(lán)牙支持 64kb/s 實(shí)時(shí)語(yǔ)音傳輸和數(shù)據(jù)傳輸，語(yǔ)音編碼為 CVSD，發(fā)射功率分別為 1mw, 和 100mw，并使用全球統(tǒng) 一的48 比特的設(shè)備識(shí)別碼。它工作于無(wú)需許可證的工業(yè)、科學(xué)與醫(yī)學(xué)頻段（ ISM），頻率范圍為 ，采用跳頻擴(kuò)頻技術(shù)（ FHSS），使用權(quán)向糾錯(cuò)編碼、 ARQ， TDD 和基帶協(xié)議。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 23 第 6 章 藍(lán)牙模塊 藍(lán)牙技術(shù) 藍(lán)牙（ Bluetooth）是無(wú)線數(shù)據(jù)和語(yǔ)音傳輸?shù)拈_(kāi)發(fā)式標(biāo)準(zhǔn)，它將各種通信設(shè)備、計(jì)算機(jī)及其終端設(shè)備、各種數(shù)字?jǐn)?shù)據(jù)系統(tǒng)、甚至家用電器采用無(wú)線方式聯(lián)接起來(lái)。對(duì)于條件苛刻的路徑邏輯，長(zhǎng)線確保不會(huì)產(chǎn)生顯著的延時(shí)。 第三種類(lèi)型的路徑資源是長(zhǎng)線，設(shè)計(jì)者可以用它去連接某些條件苛刻的 CLB，即這些 CLB 在芯片上的物理位置彼此相連“甚遠(yuǎn)”，而它們之間的連接又不會(huì)產(chǎn)生太大的延時(shí)。這種傳遞新好方法的缺點(diǎn)是每一條通過(guò)某個(gè)開(kāi)關(guān)矩陣的路徑都會(huì)導(dǎo)致一個(gè)顯著的延時(shí)。這些開(kāi)關(guān)矩陣允許信號(hào)從一個(gè)開(kāi)關(guān)矩陣傳遞到另一個(gè)開(kāi)關(guān)矩洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 22 陣，再傳遞到下一個(gè)開(kāi)關(guān)矩陣，最后連接到 CLB。 圖 52 互連資源 其他的路徑資源由經(jīng)緯連線所組成。這些連線有時(shí)被稱作短線（注意，為簡(jiǎn)單起見(jiàn)，圖中只畫(huà)出了左上角 CLB 的連線，實(shí)際上，所有四個(gè) CLB 都有連線分別與最靠近它們的其他 CLB 相連。圖 52 示出了互連資源的可配置邏輯模塊（ CLB）結(jié)構(gòu)。在每一個(gè)引腳上的輸入和輸出緩沖器的組合以 及它們的可編程性，意味著每一個(gè) I/O 模塊都可以被用于一個(gè)輸入信號(hào)、一個(gè)輸出信號(hào)或者一個(gè)雙向信號(hào) [16]。輸入緩沖器 B2 能夠被編程為不同的輸出閾值電壓。洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 21 輸出緩沖器 B1 有可編程的控制器，它們可以是緩沖器成為三態(tài)或集電極開(kāi)路狀態(tài)，并且可控制緩沖器的輸出擺率。因此這個(gè)優(yōu)點(diǎn)也導(dǎo)致了所做的設(shè)計(jì)在速度方面的全面下降 [15]。 FPGA 的這種優(yōu)于 CPLD 的優(yōu)點(diǎn)，意味著 設(shè)計(jì)者能夠用幾個(gè) CLB 串聯(lián)在一起來(lái)實(shí)現(xiàn)非常復(fù)雜的邏輯。設(shè)計(jì)者可以利用一個(gè) CLB 產(chǎn)生簡(jiǎn)單的組合邏輯。這些多路選擇器還允許極性的選擇、復(fù)位輸入和清除輸入選擇。 可編程邏輯塊陣列 可配置邏輯模塊（ CLB）包含了 FPGA 的可編程邏輯。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 20 圖 51FPGA 內(nèi)部結(jié)構(gòu) 同樣，還有一個(gè)時(shí)鐘電路用于驅(qū)動(dòng)時(shí)鐘信號(hào)到每一個(gè)邏輯模塊中的每一個(gè)觸發(fā)器。 FPGA 基本內(nèi)部構(gòu)造及功能分析 FPGA 是可編程邏輯器件，屬于特殊 ASIC 芯片的一類(lèi)，是在 PAL、 GAL