可編程邏輯器件3(參考版)
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【正文】 3/1/2023 58 在系統(tǒng)可編程通用數(shù)字開關(guān)（ ispGDS）ispGDS22的的結(jié)構(gòu)框圖結(jié)構(gòu)框圖3/1/2023 59 PLD的編程以上各種 PLD均需離線進(jìn)行編程操作，使用開發(fā)系統(tǒng)一、開發(fā)系統(tǒng)：計算機(jī) +編程器：開發(fā)環(huán)境（軟件平臺）, Verilog，方程式，電路邏輯圖（ Schematic）（ FSM）3/1/2023 60二、步驟v 抽象（系統(tǒng)設(shè)計采用 TopDown的設(shè)計方法）v 選定 PLDv 選定開發(fā)系統(tǒng)v 編寫源程序（或輸入文件）v 調(diào)試，運(yùn)行仿真，產(chǎn)生下載文件v 下載v 測試3/1/2023 61isp器件的編程接口（ Lattice）開發(fā)環(huán)境v 使用 ispPLD的優(yōu)點(diǎn)：*不再需要專用編程器*為硬件的軟件化提供可能*為實(shí)現(xiàn)硬件的遠(yuǎn)程構(gòu)建提供可能3/1/2023 623/1/2023 63謝謝觀看 /歡迎下載BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAITH。 FPGA的特點(diǎn)3/1/2023 57 FPGA的特點(diǎn)（三）芯片邏輯利用率： 由于 FPGA的 CLB規(guī)模小，可分為兩個獨(dú)立的電路，又有豐富的連線，所以系統(tǒng)綜合時可進(jìn)行充分的優(yōu)化，以達(dá)到邏輯最高的利用。（二）內(nèi)部連線結(jié)構(gòu)： HDPLD的信號匯總于編程內(nèi)連矩陣，然后分配到各個宏單元，因此信號通路固定，系統(tǒng)速度可以預(yù)測。信號的傳輸延時可預(yù)測，可控制。 復(fù)雜可編程邏輯器件（ CPLD）基于半導(dǎo)體物理結(jié)構(gòu)，所以斷電后編程信息能保存。與 EPLD相比，增加了內(nèi)部連線，對邏輯宏單元和 I/O單元均作了重大改進(jìn)。缺點(diǎn)內(nèi)部互連性較差。3/1/2023 49 EPLD采用 EPROM工藝。可實(shí)現(xiàn)異步時序電路。一、 EPLD的特點(diǎn) 可擦除可編程程邏輯器件（EPLD）3/1/2023 47v EPLD的結(jié)構(gòu)特點(diǎn)相當(dāng)于“ 與 或 ” 陣列（ PAL） + OLMCv 采用 EPROM工藝集成度提高 3/1/2023 484. 具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高?？梢詫?shí)現(xiàn)功能相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。分為兩類：一類是紫外線可擦除的 EPLD（采用 UVEPROM工藝），另一類是電可擦除 EPLD（采用 E2PROM工藝）。 EPLD、 FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺點(diǎn)都得到克服。(3) 高性能的 E2COMS工藝： 使 GAL的高速度、低功耗，編程數(shù)據(jù)可保存 20年以上。(2) 利用率高： GAL采用電可擦除 CMOS技術(shù)，可以用電壓信號擦除并可重新編程。和專用輸出組態(tài)比，有兩點(diǎn)不同：接第一與項(xiàng)；GAL的輸入，輸出電路和特性留給同學(xué)自學(xué)。（ 5）時序電路中的組合輸出 AC0=AC1(n)，且 SYN=0 這時其他 OLMC中至少有一個工作在寄存器組態(tài)，而該OLMC作為組合電路使用。3/1/2023 41(2) 專用組合輸出組態(tài)【 AC0=0， AC1(n)＝ 0】：如下圖所示：FMUX選擇接地 ,本單元和相鄰單元的反饋信號均被阻斷PTMUX選擇 1，第一與項(xiàng)送入或門OMUX選擇 0，跨過DFFTSMUX選擇 VCC3/1/2023 42FMUX選中DFF的 Q端(3) 寄存器組態(tài)：當(dāng) AC1(n)＝ 0， AC0＝ 1時，如下圖所示。I/O可以作為輸入端，提供給相鄰的邏輯宏單元。 8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。只要有一個 OLMC設(shè)置成寄存器輸出組態(tài)，則 1號腳就是 CP時鐘信號。如 XOR（ 16） =1，表示第 16號引腳輸出信號的極性是高有效。一、電路結(jié)構(gòu)形式可編程 “ 與 ” 陣列 + 固定 “ 或 ” 陣列 + 可編程輸出電路OLMC 通用陣列邏輯（ GAL）3/1/2023 34GAL和 PAL在結(jié)構(gòu)上的區(qū)別見下圖：3/1/2023 35?(a)
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