eda第2章pld硬件特性與編程技術(shù)(參考版)
2025-01-03 06:48本頁面
【正文】 n 該方法后來成為 n 圖示：JTAG接口的信號定義JTAG：功能n 有 3個(gè)功能：1. 內(nèi)部測試 一 IC內(nèi)部的邏輯測試2. 外部測試 一 IC間相互連接的測試（ PCB線路測試）3. 取樣測試 一 IC正常運(yùn)行時(shí)的數(shù)據(jù)取樣測試n 現(xiàn)在， JTAG電路和接口被廣泛用于芯片的代碼下載 , 請看電路圖FLEX 10K等器件的 JTAG電路JTAG:更多內(nèi)容參見文獻(xiàn)：1. IEEE (JTAG) BoundaryScanTesting in Altera Devices September 2023, ver. Application Note 392. 相關(guān)器件的 datasheet嵌入式邏輯分析儀n 利用 FPGA中的嵌入式 RAM模塊和少量的邏輯資源，可以在 FPGA中實(shí)現(xiàn)一個(gè)簡單的嵌入式邏輯分析儀，將內(nèi)部邏輯單元的信號狀態(tài)通過 JTAG口讀出，幫助設(shè)計(jì)者調(diào)試n Altera 的 SingalTap II PLD器件的配置與編程n 何謂配置和編程？n 將 VHDL代碼形成的文件寫入 PLD器件的過程n 配置（ configure）和編程 (program)的區(qū)別n Program：對 flash或者 EEPROM工藝的配置芯片或者 PLD器件進(jìn)行寫入的過程n Configure：對 SDRAM工藝的 FPGA寫入數(shù)據(jù)必須每次上電后均要進(jìn)行一次，編程文件保存在配置芯片中，上電時(shí)從編程芯片下載到 FPGA中Altera的 CPLD和 FPGA的配置編程過程n CPLD器件可獨(dú)立使用，無需其他編程芯片，直接通過 JTAG接口或其他接口進(jìn)行編程 (ISP技術(shù) )n FPGA器件不能獨(dú)立使用（調(diào)試時(shí)可以），需要和配置芯片一起使用，在生產(chǎn)時(shí)，代碼寫入配置芯片中，應(yīng)用時(shí)，加電后代碼自動(dòng)從配置芯片寫入 FPGA中n （ ICRin_circuit Reconfigurablility）PLD器件的 2種配置方法2. 通過專用編程器配置1. 通過 PC機(jī)配置通過專用編程器配置MAX7128的配置電路n MAX 7000S devices are insystem programmable via an industrystandard 4pin Joint Test Action Group (JTAG) interface (IEEE Std. ).n The ISP circuitry in MAX 7000S devices is patible with IEEE Std. 1532 specification. The IEEE Std. 1532 is a standard developed to allow concurrent ISP between multiple PLD vendors.n 電路圖MAX7128的配置電路圖多片 MAX7128的配置電路圖Altera公司的 FPGA的配置共有 7種模式：1. Passive Serial (PS)2. Active Serial (AS)3. Passive Parallel Synchronous (PPS) 4. Fast Passive Parallel (FPP) 5. Passive Parallel Asynchronous (PPA)6. Passive Serial Asynchronous (PSA) 7. Joint Test Action Group (JTAG) JTAG模式可通過 FGPA的 MSEL0,MSEL1引腳選擇被動(dòng) /主動(dòng)串行 /并行異步 /同步？？？有關(guān)配置的術(shù)語n 被動(dòng) /主動(dòng) 是指 FPGA的配置過程是 FPGA發(fā)起 還是配置器件（主 機(jī) host）發(fā)起，如是 FPGA器件發(fā)起配置，則為主動(dòng)， 否則為被動(dòng)n 串行 /并行配置數(shù)據(jù)通過一根數(shù)據(jù)線傳送道到 FPGA中為串行，并 行配置一般有 8根數(shù)據(jù)線，速度更快n 異步 /同步異步配置，沒有時(shí)鐘信號線，同步配置有時(shí)鐘信號線Passive Serial (PS) 被動(dòng)串行可通過一下 2種方式配置：1. the enhanced configuration devices EPC16, EPC8, and EPC4), EPC2, EPC1, EPC1441 2. serial synchronous microprocessor interface：I. he USB Blaster USB Port Download Cable,II. MasterBlasteTMr munications cable,III. ByteBlasterTM II parallel download cableIV. ByteBlasterMVTM parallel port download cable. 編程與配置 使用 PC并行口對 FPGA配置進(jìn)行 ICR在系統(tǒng)重配置圖 350 PS模式， FLEX10K配置時(shí)序 Active Serial (AS) 主動(dòng)串行1. Configuration with the serial configuration devices (EPCS1 and EPCS4).2. 用于 Cyclone系列器件的配置3. 必須使用 ByteBlaster II電纜Passive Parallel Synchronous (PPS) 被動(dòng)并行同步1. Configuration with a parallel synchronous microprocessor interface.用于 微處理器對 FPGA進(jìn)行配置，配置為并行傳輸，同步Fast Passive Parallel (FPP) 快速被動(dòng)并行Configuration with an enhanced configuration device or parallel synchronous microprocessor interface where 8 bits of configuration data are loaded on every clock cycl
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