電子產(chǎn)品esd認(rèn)證測試及防制技術(shù)(參考版)
2024-08-29 16:42本頁面
【正文】 B Enterprises. Author: Oren Hartal 2. IEC 6100042: 2000 3. Electrostatic discharge understand, simulate and fix ESD problem. Interference control technologies Inc. Author Michel Mardiguian. 4. Printed Circuit Board design Techniques for EMC Compliance. IEEE. Author: Mark I. Montrose 5. Compliance Engineering Magazine 圖1. 模擬人體靜電放電靜電槍裝置圖2:放電峰值電流比較圖3: IEC 6100042 之放電電流及頻率響應(yīng)頻寬圖 4: 垂直及水平板放電測試方式 圖5 : IEC 6100042 測試架構(gòu)示意圖圖6: 受到靜電應(yīng)力使氧化閘傷害到輸入緩衝器圖7:矽晶體受到ESD 熱效應(yīng)破壞,在Source, Gate 及 Drain 都受損傷圖8: PCB走線排列時(shí)加放電間隙的使用圖9: PCB走線應(yīng)用反耦合電容,可減小迴路面積圖10: 以低通濾波及突波吸收器方式疏導(dǎo)ESD能量圖11: 於PCB上用箝制電路或突波吸收元件抑制瞬間高壓圖12:PCB佈局架構(gòu)對突波 I/O端抑制電路圖13: PCB加壕溝隔離及護(hù)衛(wèi)接地防ESD圖14:如IC內(nèi)部有過電壓保護(hù)設(shè)計(jì),直接在Pin 腳增加信號線的阻抗圖15: 固定在面板之開關(guān)必須裝導(dǎo)電之墊圈(Gasket) 以增加疏導(dǎo)ESD電流效果圖16: 塑膠外殼的縫隙會造成二次電弧放電 圖17: (左)適當(dāng)位置的電容可保護(hù)防ESD, (右)電容使用位置不當(dāng)會帶入放電電流 圖18: 介面信號線用電容或突波吸做旁路保護(hù)圖19: ESD電流在多點(diǎn)接地系統(tǒng)產(chǎn)生共模雜訊圖20: 電路板對系統(tǒng)單點(diǎn)接地減少共模雜訊圖21: 金屬的機(jī)殼若有傳導(dǎo)不連續(xù)的斷點(diǎn)或縫隙圖22: 螺絲釘要避免伸入機(jī)構(gòu)內(nèi)成為天線圖23: (左)ESD從隙縫竄進(jìn)內(nèi)部對PCB的IC放電 (右)機(jī)殼內(nèi)加一道輔助接地保護(hù)電路板 。 在PCB部局時(shí)可將對ESD敏感元件以壕溝方式與其他區(qū)域隔離, 以防止ESD事件的轉(zhuǎn)移或耦合到其它功能的部位. 在PCB 佈局時(shí)可以使用低通濾波的方式疏導(dǎo)ESD能量, 低通濾波器是由電容與電感組合構(gòu)成, 它可以阻止高頻的ESD 能量進(jìn)入系統(tǒng). 其中電感對突波會呈現(xiàn)高阻抗, 因而衰減了竄入系統(tǒng)的能量, 電容是裝置在電感的輸入端, 會將竄入的ESD高頻頻譜能量旁路到接地端. 如圖10. 使用環(huán)氧鐵質(zhì)( Ferrite)電感對ESD電流有極佳之衰減能力. PCB走線排列時(shí)加放電間隙, 這是用一組銳角三角形銅箔尖端相對, 間隔約610 mil,其中一端接地. 參閱圖8所示. 15℃–35℃(3):樣品至少須打200次以上的放電.表3: IEC 6100042 測試電壓與還境條件. IEC 6100042 測試結(jié)果評估判定ESD測試結(jié)果評估須按被測試產(chǎn)品功能受影響的程度做判定, 依法規(guī)係將受影響的程度分為四級,說明如下: 第一級為 A級判定 (Criterion A): 指產(chǎn)品功能在測試前後及測試過程中完全可以正常操作, 無任何功能減低或異?，F(xiàn)象出現(xiàn), 完全不受ESD放電影響, 則稱產(chǎn)品符合A級判定結(jié)果. 第二級為 B級判定 (Criterion B): 指產(chǎn)品在測試過程中,功能會受ESD放電影響,在放
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