基于vhdl語言的數(shù)字電子鐘設(shè)計(參考版)
2024-11-16 15:01本頁面
【正文】 采用 Lattice 公司推出 Isp Expert EDA 的軟件，對所編寫的數(shù)字電子鐘頂層文件原理圖進行編譯、邏輯綜合，進行波形仿真，從仿真波形上看測量的結(jié)果是準確的： 程序主要運用計數(shù)器完成，在 時鐘脈沖的作用下，完成時鐘功能，由時序圖可以看出每一個時鐘脈沖上升沿秒加 1，當接收到 reset 信號，即 reset 為高電平，所有計數(shù)為零，并重新計數(shù)， setmin 和 sethour可以完成調(diào)節(jié)時鐘功能，都是高電平調(diào)節(jié)，每來一個脈沖，相應(yīng)的時或分加 1 功能 仿真 圖： 、 七． 結(jié)語 電子系統(tǒng)的設(shè)計輸入可以用原理圖、波形、 VHDL 語言等方式輸入，下載配置前的整個過程幾乎不涉及到整個硬件，而硬件設(shè)計的修改也如同修改軟件程序樣快捷方便，即通過軟件方式的設(shè)計與測試，達到對特定功能的硬件電路的設(shè)計實現(xiàn)，這種現(xiàn)代電子系統(tǒng)設(shè) 計技術(shù)采用自頂向下分層次、模塊化設(shè)計方法，先化整為零，再優(yōu)化綜合，靈活通用．已成為研制、開發(fā)數(shù)字系統(tǒng)最理想的選擇，是現(xiàn)代電子電路設(shè)計方法的一個趨勢，體現(xiàn)了硬件設(shè)計向軟件化方向發(fā)展的新思路。 LED 上可以顯示時鐘，由鎖定的引腳所對應(yīng)的按鈕可以鎖定時鐘時間和復位。本次驗證利用實驗板的模式 7，根據(jù)板的說明書，鎖定引腳并下載程序。 （二） 硬件設(shè)計 利用 QuartusII 把程序?qū)懭雽嶒灠澹鶕?jù)上面的輸入輸出引腳，鎖定到芯片引腳。 u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout)。 begin u1:second port map(reset=reset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout)。 end ponent。 ponent hour port(clk,reset:in std_logic。 daout:out std_logic_vector(6 downto 0))。 ponent minute port(clk,reset,clk1,sethour:in std_logic。 enmin:out std_logic)。 architecture a of clock_top is ponent second port(clk,reset,setmin:in std_logic。 hour_daout:out std_logic_vector(5 downto 0) )。 entity clock_top is port(clk,reset,setmin,sethour:in std_logic。 模塊源程序如下： library ieee。 end process。 end if。 elsif(count1623)then count=count+1。 else count=000000。139。 elsif(clk39。139。 begin daout=count。 end entity hour。 entity hour is port(clk,reset:in std_logic。 use 。 end fun。 end if。 else count=0000000。039。 elsif(count1660)then count=count+1。 else count=0000000。 else count=count+7。139。139。 elsif(clk39。139。 enhour=(enhour_1 or enhour_2)。 begin daout=count。 architecture fun of minute is signal count:std_logic_vector(6 downto 0)。 daout:out std_logic_vector(6 downto 0) )。 entity minute is port(clk,reset,clk1,sethour:in std_logic。 use 。 end fun。 end if。 else count=0000000。039。 elsif(count1660)then count=count+1。 else count=0000000。 else count=count+7。139。139。 elsif(clk39。139。 enmin=(enmin_1 or enmin_2)。 begin daout=count。 architecture fun of second is signal count:std_logic_vector(6 downto 0)。 daout:out std_logic_vector(6 downto 0) )。 entity second is port(clk,reset,setmin:in std_logic。 use 。能實現(xiàn)各子模塊的功能。他們均由各子模塊源程序生成。 4 )頂層 CLOCK_TOP 模塊：用來對元件進行例化，以及對端口進行映射。當計數(shù)器的高三位小于 010，低四位小于 1001 時，計數(shù)器加 1；若當計數(shù)器記到 0100100 時，則有一進位。 MINUTE 模塊的時鐘由 SETMIN 和
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