【正文】 取指 /譯碼。 動態(tài)執(zhí)行技術(shù) 實現(xiàn)動態(tài)執(zhí)行的關(guān)鍵 ：取消傳統(tǒng)的“取指” 和“執(zhí)行”兩階段之間指令需要線性排列的限制，而使用一個指令緩沖池以開辟一個較長的指令窗口，以便允許執(zhí) 與指令緩沖池相連的三個硬件單元是： 取指 /譯碼單元 其功能是從指令 cache讀取程序指令流，將其譯碼成相應(yīng)的微操作系列，以指明該指令流所需的數(shù)據(jù)流。它非常利于 MMX指令的加速執(zhí)行。 動態(tài)執(zhí)行技術(shù) 是指 通過預(yù)測程序流來調(diào)整指令的執(zhí)行，并分析程序的數(shù)據(jù)流來選擇指令執(zhí)行的最佳順序。如果某個數(shù)比 16位數(shù)大，則執(zhí)行飽和操作。下圖表示 PACKSSDW緊縮指令的功能示意。條件轉(zhuǎn)移指令會降低指令流水線的性能。這樣便生成一個緊縮雙字類型的 (4)比較指令特點 ， MMX的比較指令不建立標志位，而是建立真假條件的屏蔽字，后跟一個邏輯操作，從不同的輸入中選擇所需要的元素，從而對輸入數(shù)據(jù)并行地分別進行處理。 (3)積和運算方式， MMX的乘法指令中， PMADDWD指令是一條關(guān)鍵指令，它具有乘法 累加操作動能。由于不需要進行溢出處理， 所以提高了處理能力。 MMX指令 充分利用 CPU64位帶 寬的處理能力，一次可以并行處理 8個 8位數(shù)據(jù)，或 4個 16位數(shù)據(jù)，或 2個 32 (2) 飽和運算方式， 這是運算發(fā)生溢出時使用的處理方法。對于轉(zhuǎn)換指令要列入兩個字母，例如 WB表示把字拆成字節(jié)，而 BW表示把 MMX指令的先進性體現(xiàn)在以下五個方面： (1) SIMD結(jié)構(gòu) ，此前我們遇到的計算機是 SISD(單指令單 數(shù)據(jù) )的系統(tǒng)結(jié)構(gòu)。事實上，這種運算處理過程是一種并行處理過程，故稱為 SIMD(單指令 多數(shù)據(jù) )的并行處理 。即浮點單元的 8個數(shù)據(jù)寄存 器被浮點指令看成 ST0—ST7，被 MMX指令看成是 MM0—MM7 。打包數(shù)據(jù)類型中的每個元素以及 64位數(shù)都是帶符號或不帶符號的定點整數(shù) (字節(jié)、字、雙字、四字 ) 緊縮字節(jié)類型： 8個字節(jié)打包成一個 64 緊縮字類型： 4個字打包成一個 64 緊縮雙字類型：兩個 32位的雙字打包成一個 64 四字類型：一個 64位數(shù)。 MMX技術(shù)集成到新一代 pentium CPU時，主要體現(xiàn)在： ①采用 4種新的數(shù)據(jù)類型，②使用 8個 64 位寬的 MMX寄存器，③增設(shè) 57條新指令。 MMX是一種多媒體擴展結(jié)構(gòu)技術(shù)，它極大提高了計算機在多媒體和通信應(yīng)用方面的功能。 第三，將一些重要的 多媒體技術(shù)融合到 CPU芯片 或設(shè)計全新的多媒體 CPU芯片。 3. 為了在算機系統(tǒng)中增加多媒體數(shù)據(jù)的獲取功能、壓縮解壓功能、實時處理功能、多媒體數(shù)據(jù)的 I/O與通信功能，在計算機系統(tǒng)結(jié)構(gòu)領(lǐng)域需要做 三方面的改進 ： 第一， 選擇專用芯片和專用插卡來擴充功能 ，如聲卡、視頻卡、網(wǎng)卡、內(nèi)接或外接調(diào)制解調(diào)器。對第一個課題， Microsoft開發(fā)的視窗 95至視窗 2022系列多媒體 OS版獲得了很大成功。這樣一來，計算機所需存儲與實時傳送的數(shù)據(jù)量就可大大降低?？梢娙绮粚D像采用壓縮技術(shù)，僅存儲圖像的要求這一點就無法達到， 何況 1倍速的 CDROM的數(shù)據(jù)傳輸率也只有 150KB/s，無法做到多幅圖像的實時再現(xiàn)。但是進行管理、操作、存儲的圖像并不只是數(shù)量很少的靜止圖像，而是符合視頻標準的每秒 30幀的彩色圖像。 顯然，多媒體技術(shù)使計算機進一步擺脫了“計算工具”的傳統(tǒng)觀念，成為處理各種信息的強 1. 多媒體技術(shù)很重要的內(nèi)容是對圖像與聲音進行操作、存儲與 圖像與聲音的壓縮技術(shù) 適應(yīng)多媒體技術(shù)的軟件技術(shù) 計算機系統(tǒng)結(jié)構(gòu)方面的技術(shù) 傳送。 多媒體技術(shù) 是指計算機 把各種不同的電子媒質(zhì)集成起來，統(tǒng)一進行存儲、處理和傳輸。 RISC CPU實例 多媒體 CPU 多媒體 CPU 媒體 指傳遞信息的媒介 ，它包括 存儲信息的實體 與 傳遞信息的載體 兩部分。處理器有 12個執(zhí)行功能部件， 3個 cache和 1個控制部件。 (8)強調(diào) 通用寄存器資源的優(yōu)化 (9)支持 指令流水并強調(diào)指令流水的優(yōu)化 (10)RlSC技術(shù)的復(fù)雜性于它的 編譯程序 ，因此軟件系統(tǒng)開發(fā)時間比CISC機器長。 RISC CPU RISC的三個要素是： (1)一個有限的簡單的指令集； (2)CPU配備大量的通用寄存器； (3)強調(diào)對指令流水線的優(yōu)化。 RISC CPU 基于三要素的 RISC機器的特征是： (1)使用 等長指令 ，目前的典型長度是 4個字節(jié) (2)尋址方式少 且簡單，一般為 2—3種，最多不超過 4種，絕不出現(xiàn) (3)只有取數(shù)指令 (LOAD)、存數(shù)指令 (STORE)訪問存儲器 。這樣，保證了流線的指令預(yù)取步驟永遠不會空置。當(dāng)在指譯碼 (D1)段譯出一條轉(zhuǎn)移指令時立即檢索 BTB。若預(yù)測為轉(zhuǎn)移取，則將 BTB記錄的轉(zhuǎn)移目標地址立即送出可用。當(dāng)一條指令導(dǎo)致程序轉(zhuǎn)移時， BTB便記錄這條指令及其轉(zhuǎn)移目標地址。 (4)動態(tài)轉(zhuǎn)移預(yù)測技術(shù) 執(zhí)行轉(zhuǎn)移指令時為了不使流水線斷流， pentium采用了動態(tài)轉(zhuǎn)移預(yù)測技術(shù)。其中有浮點專用加法器、乘法器和除法器，有 8個 80位寄存器組成的寄存器堆，內(nèi)部的數(shù)據(jù)總線為 80位寬。一般只能由 U流水線完成一條浮點數(shù)操作指令。每個 cache都有一個后援緩沖器 TLB，負責(zé)將TLB命中的線性地址轉(zhuǎn)換成 32 指令 cache與數(shù)據(jù) cache獨立設(shè)置是對標量流水線的有力支持，它不僅使指令預(yù)取和數(shù)據(jù)讀寫能無沖突地同時完成，而且可同時與 U， V兩條流水線分別交換 (3)浮點運算部件 奔騰 CPU內(nèi)部包含了一個 8段的流水浮點運算器。數(shù)據(jù) cache可設(shè)置成行寫回或全寫法方式，并守 MESI協(xié)議來維護 L1cache， L2cache的一致性。數(shù)據(jù) cache是可讀可寫的，雙端口，每個端口 32位，與 U， V兩條流水線交換整數(shù)數(shù)據(jù)，或組合成一個 64位端口與浮點運算部件交換浮點數(shù)據(jù)。而奔騰 CPU則分設(shè)指令cache和數(shù)據(jù) cache，各 8KB。寄存器堆有 8個 32位整數(shù) 寄存器，用于地址計算、保存 ALU的源操作數(shù)和目的操作數(shù)。原因是：浮點數(shù)指令流水線是 8段，而前 5段與 U， V流水線 (共 5段 )共享，而且某些浮點操作數(shù)是 64位，所以浮點數(shù)指令不 控制 ROM屬于微程序控制器，其中存放一組解釋指令操作順序的微指令代 兩個地址生成器用于計算存儲器操作數(shù)地址。如果不滿足配對條件，只允許 I1指令發(fā)射到 U流水線的下一段。 CPU對 U， V兩條流水線的調(diào)度采用按序發(fā)射按序完成策略 。兩條連續(xù)的指令 I1， I2前后被譯碼，然后判斷是否將這一對指令并行發(fā)射出去。它由 U和 V兩條指令流水線構(gòu)成，每條流水線都有自已的 ALU、地址生成電路、與數(shù)據(jù)cache的接口。 CPU CPU的結(jié)構(gòu)框圖請參見教材。因此它具有 CISC和RlSC兩者的特性，不過具有的 CISC特性更多一些，因此被看成為一個 CISC結(jié)構(gòu)的處理器。大多數(shù)簡單指令用硬布線控制實現(xiàn)，在一個時鐘周期內(nèi)執(zhí)行完畢。 CPU采用 U， V兩條指令流水線，能在一個時鐘周期內(nèi)發(fā)射兩條簡單的整數(shù)指令，也可發(fā)射一條浮點指令。虛擬地址空間為 64TB，分頁模式除支持 4KB頁面外 (與 486相同 )，還支持 2MB和 4MB頁面。以主總線 (存儲器總線 )時鐘頻率 66MHz計算， 64位數(shù)據(jù)總線可使 CPU與主存的數(shù)據(jù)交換速率達到 528MB/s。 CPU內(nèi)部的主要寄存器寬度為 32位，故認為它是一個 32位微處理器。 pentium是 Intel公司生產(chǎn)的超標量流水處理器，早期使用 5V工作電壓，后期使用 。 第 (2)組指令中， I3指令應(yīng)先讀出 R3內(nèi)容并存入存儲單元 M(x)，然后在 I4指令中將運算結(jié)果寫入 R3。 (1) I1: ADD R1， R2， R3 ； (R2) + (R3)R1 I2: SUB R4， R1， R5 ； (R1) (R5)R4 (2) I3: STA M(x)， R3 ； (R3)M(x)， M(x)是存儲器單元 I4: ADD R3， R4， R5 ； (R4)+(R5)R3 (3) I5: MUL R3， R1， R2 ； (R1) (R2) R3 I6: ADD R3， R4， R5 ； (R4) + (R5) R3 【 解 】 第 (1)組指令中， I1指令運算結(jié)果應(yīng)先寫入 R1，然后在 I2指令中讀出R1內(nèi)容。 【 例 4】 流水線中有三類數(shù)據(jù)相關(guān)沖突：寫后讀相關(guān)；讀后寫相關(guān)；寫后寫相關(guān)。如果這些指令是與 Ib結(jié)果無關(guān)的有用指令，那么延遲損失時間片正好得到了 轉(zhuǎn)移預(yù)測法 用硬件方法來實現(xiàn)，依據(jù)指令過去的行為來 預(yù)測將來的行為 。 兩條指令發(fā)生數(shù)據(jù)相關(guān)沖突 (R2)+(R3)R1 (R1)(R5)R4 (R1)^(R7)R6 解決數(shù)據(jù)相關(guān)沖突的辦法 ： 在流水 CPU的運算器中 設(shè)置若干運算結(jié)果緩沖寄存器 ，暫時保留運算結(jié)果，以便于后繼指令 直接使用 ,這稱為 “向前”或定向傳送技術(shù) 3. 控制相關(guān) —由轉(zhuǎn)移指令引起 當(dāng)執(zhí)行轉(zhuǎn)移指令時，依據(jù)轉(zhuǎn)移條件的產(chǎn)生結(jié)果，可能為順序取下條指令；也可能轉(zhuǎn)移到新的目標地址取指令，從而使流水線發(fā)生 延遲轉(zhuǎn)移法 由編譯程序重排指令序列來實現(xiàn)。由于多條指令的重疊處理， 當(dāng)后繼指令所需的操作數(shù)，剛好是前一指令的運算結(jié)果時，便發(fā)生數(shù)據(jù)相關(guān)沖突 。 兩條指令同時訪問內(nèi)存發(fā)生資源相關(guān)沖突 流水線中的主要問題 解決資源相關(guān)沖突的辦法 ： 一是第 I4條指令 停頓一拍 后再啟動；二是 增設(shè)一個存儲器 ，將 2. 數(shù)據(jù)相關(guān) 在一個程序中，如果必須等前一條指令執(zhí)行完畢后，才能執(zhí)行后一條指令，那么這兩條指令就是數(shù)據(jù)相關(guān)的。假定一條指令流水線由五段組成。 流水過程中通常會出現(xiàn)以下三種相關(guān)沖突，使流水線斷流。隨著高檔微處理器芯片的出現(xiàn)， 構(gòu)造處理機流水線將變得容易了。數(shù)據(jù)流從第一臺處理機輸入，經(jīng)處理后被送入與第二臺處理機相聯(lián)的緩沖存儲器中。 處理機流水線 又稱為 宏流水線 ，是指 程序步驟 的并行。如 流水加法器、流水乘法器、流水除法器 等。目前，幾乎所有的高性能計算機都采用了指令流水線。常見的流水線形式有： 指令流水線 指令步驟 的并行。 圖 (d)表示超標量流水計算機的時空圖。 圖 (b)表示非流水計算機的時空圖。 下面通過 時空圖 來證明這個結(jié)論。 (2) 使各子任務(wù)能在流水線的各個階段并發(fā)地執(zhí)行 。方法包括： (1)將執(zhí)行部件分為 定點執(zhí)行部件 和 浮點執(zhí)行部件 兩個可并行執(zhí)行的部分， 分別處理定點運算指令和浮點運算指令； (2)在浮點執(zhí)行部件中，又有 浮點加法部件 和 浮點乘 /除部件 ，它們也可以同時執(zhí)行不同的指令； (3)浮點運算部件都 以流水線方式 工作。 流水 CPU的結(jié)構(gòu) 存儲器加速措施： 為了使存儲器的存取時間能與流水線的其他各過程段的速度相匹配，一般都采用 多體交叉存器 。 1. 流水計算機的系統(tǒng)組成 現(xiàn)代流水計算機的系統(tǒng)組成原理如右圖所示。但是在單處理器系統(tǒng)中也得到了 +空間并行 指時間重疊和資源重復(fù)的綜合應(yīng)用 ，既采用時間并行性又采用空間并行性。大規(guī)模和超大規(guī)模集成電路的迅速發(fā)展為空間并行 技術(shù)帶來了巨大生機，因而成為目前實現(xiàn)并行處理的一個主要途徑。 FPU則完成浮點數(shù)運算、二進制整數(shù)運算、十 操作控制部件 采用微程序控制和硬布線控制相結(jié)合的方式，因而較好地發(fā)揮了效率。這是一種非常經(jīng)濟而實用的并行技術(shù)，能保證計算機系統(tǒng)具有較高的性能價格比。 流水 CPU 并行處理技術(shù) 并行性 的兩種含義： 同時性 指兩個以上事件在同一時刻發(fā)生； 并發(fā)性 指兩個以上事件在同一時間間隔內(nèi)發(fā)生。 指令預(yù)取部件 中包含了 32字節(jié)的預(yù)取隊列寄存器，可以存放多條指令，因而是一種流水線結(jié)構(gòu)。 總線接口部件 主要用來產(chǎn)生訪問外部存儲器和 I/O口所需要的 段管理部件 用來把指令指定的邏輯地址 (程序中指定的虛擬地址 )變成線性地址。而 (5)地址信號線擴充到 32位 ，可以處理 4GB的物理存儲空間。由于FPU功能擴充 ，且放在 CPU內(nèi)部，使引線縮短，故速度比 80387提高了 3—5倍。此處的 16位偏移量，可以是包含在指令中的直接地址，也可以是某一個 16位地址寄存器的值，又可以是指令中的偏移量加上 16位地址 在不改變段寄存器值的情況下，尋址的最大范圍是 64KB。 通過把某個段寄存器左移 4位低位 補零后與 16位偏移地址相加的方法可形成