模擬集成電路設(shè)計(jì)實(shí)習(xí)(參考版)
2025-07-03 05:59本頁(yè)面
【正文】 壓力不是有人比你努力，而是那些比你牛幾倍的人依然比你努力。最值得欣賞的風(fēng)景，是自己奮斗的足跡。不要做金錢(qián)、權(quán)利的奴隸；應(yīng)學(xué)會(huì)做“金錢(qián)、權(quán)利”的主人。贈(zèng)語(yǔ)； 如果我們做與不做都會(huì)有人笑，如果做不好與做得好還會(huì)有人笑，那么我們索性就做得更好，來(lái)給人笑吧！ 現(xiàn)在你不玩命的學(xué)，以后命玩你。最后非常感謝學(xué)校為我們提供學(xué)習(xí)使用candence軟件的條件，讓我們掌握了一門(mén)日后對(duì)就業(yè)有幫助的技術(shù)。我不但學(xué)會(huì)了candence軟件的使用方法，還認(rèn)識(shí)到畫(huà)版圖需要非常有耐心和毅力；同時(shí)我也非常感謝同學(xué)們的幫助。全部修改完后，再運(yùn)行Run Lvs，出現(xiàn)笑臉則成功。RR20 net64 net6 $SUB=net42 $[YAK]然后，加上電阻相應(yīng)的寬和長(zhǎng),尺寸值用原理圖上的尺寸，如下面畫(huà)線部分：RR20 net64 net6 w= l= $[YAK] 以上僅僅是修改了電阻RR20，其他的電阻請(qǐng)參照電阻RR20修改的方式進(jìn)行修改，其中各個(gè)電阻的寬度w=和長(zhǎng)度l=中的值需要用原理圖中的數(shù)字來(lái)加。Run LVS進(jìn)入界面設(shè)置 ? Rules, CalibreLvs Rules File: /home/eda/wzh_lab/verify/lvs/lvsfile/ CalibreLvs Run Directory: /home/eda/wzh_lab/verify/lvs/輸入1rules file? Inputs, Layout: 選擇Export from layout viewer每次運(yùn)行LVS都輸出一次layout netlist輸入2layout netlist輸入3原理圖輸出的netlist此按鈕不能選中其他基本不用設(shè)置，然后Run LVS，結(jié)果如圖8所示，Schematic輸出的netlistLayout輸出netlistLVS規(guī)則文件圖8 LVS結(jié)果，出現(xiàn)82個(gè)不一樣的地方4. 修改導(dǎo)出的netlist文件（） 該文件是原理圖輸出的netlist，在上述例子中，該文件位于 /home/eda/wzh_lab/verify/lvs/netlist加文件等效語(yǔ)句(解決在chrt35rf工藝中schematic輸出的netlist和layout提取的netlist中使用模型名字不同的問(wèn)題)， 的下面，每行一句：*.EQUIV nmos_3p3=NM*.EQUIV pmos_3p3=PM*.EQUIV npolyf_u_1k=YAK*.EQUIV PIP=CP*.EQUIV VPNP_5x5=BV對(duì)電容的修改： 把電容的調(diào)用語(yǔ)句添加上以下畫(huà)線的部分，尺寸值用原理圖上的尺寸。因此， 做LVS有三個(gè)輸入，分別如下：a) LVS比較規(guī)則， 也就是rules file，該rules file 由foundry提供。 LVS檢查指的是檢查所設(shè)計(jì)的版圖跟所設(shè)計(jì)的原理圖是否一致。save 后重新輸出netlist成功輸出原理圖netlist后就可以運(yùn)行LVS了。 export方法：icfb主界面，F(xiàn)ile/Export/CDL，如圖5所示，隨即進(jìn)入圖6所示的界面，填入top cell name項(xiàng)、output file項(xiàng)及run directory項(xiàng)，ok之后如出現(xiàn)圖7所示信息則表示電路網(wǎng)表導(dǎo)出成功。圖4 DRC成功界面二、Layout VS Netlist (LVS)由于要設(shè)置工藝對(duì)比文件，請(qǐng)做如下步驟:1. 退出剛剛做的DRC環(huán)境，同時(shí)退出icfb2. 在eda目錄下，建立工藝庫(kù)特性比較文件, 請(qǐng)鍵入source /home/eda/wzh_lab/Library/如果有錯(cuò)誤提示，請(qǐng)?jiān)趕ource 該文件前，先鍵入csh，回車(chē)后在鍵入上述命令。然后按圖2中的Run DRC按鈕，稍等片刻，出現(xiàn)圖3所示的DRC檢查結(jié)果。如圖：圖610 給PM6PM6PM6PM69四個(gè)PMOS加保護(hù)環(huán)（guardring）圖611 bandgap layoutCalibre的quickstart一、DR
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