【正文】 這里必需提出的是AGND(模擬地)和DGND(數(shù)字地)是不能直接連在一。CY7C68013A可以通過(guò)IFCLK向外提供時(shí)鐘或者由引入外部的時(shí)鐘源 【1618】 。CY7C68013A的I 2C引腳SCL 和SDA 外部的上拉電阻，即使沒(méi)有EEPROM也要接。XTALIN和XTALOUT則代表外接晶振管腳，它們是需要外接24MHz的晶振的。FIFOADR0 和FIFOADR1為CY7C68013A 端點(diǎn)FIFO 的選擇信號(hào)管腳，可通過(guò)PFGA 選擇4個(gè)FIFO(EP2 、EPEPEP8)中的一個(gè)與數(shù)據(jù)總線FD相連。PD[0:7] 傳輸上位機(jī)發(fā)出的各種命令，直接與FPGA的IO口相連。主控制器FPGA對(duì)CY7C68013A數(shù)據(jù)通道的控制則主要通過(guò)如下控制信號(hào)來(lái)實(shí)現(xiàn)：FIFOadr[1:0] (端點(diǎn)選擇信號(hào))、SLWR( 寫(xiě)使能信號(hào)) 、SLCS( 片選信號(hào) )，F(xiàn)D(8位數(shù)據(jù)線)。FPGA與CY7C68013A的Slave FIFO連接示意圖如圖47所示 【1415】 。本數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)時(shí)采用的是異步方式，數(shù)據(jù)總線是8位，控制端點(diǎn)為端點(diǎn)0，其主要作用是傳輸系統(tǒng)控制命令，而端點(diǎn)6則用來(lái)傳輸我們采集的數(shù)據(jù)。當(dāng)固件將相關(guān)的寄存器和工作模式配置完畢，F(xiàn)PGA就可按照Slave FIFO 傳輸時(shí)序，高速與PC機(jī)進(jìn)行通信然而固件卻不參與通信。那樣的話本系統(tǒng)就應(yīng)該采用Slave FIFO連接模式，其中Slave FIFO模式傳輸示意圖如圖46所示。西安理工大學(xué)碩士學(xué)位論文22+76539D2OELKVGNAIRTSBUHPeadr 圖 45 TLC5510 外圍電路連接Figure45 The connectionof the the TLC5510 peripheral circuit USB 電路設(shè)計(jì)以CY7C68013A為核心的數(shù)據(jù)傳輸電路，主要完成FPGA與PC機(jī)的數(shù)據(jù)傳輸以及命令的傳輸。模擬輸入信號(hào)從 AIN 引腳輸入，在經(jīng)過(guò)轉(zhuǎn)換的 8 位數(shù)字信號(hào)從D1D8 輸出。TLC5510 的時(shí)鐘 CLK不用單獨(dú)設(shè)置，由 FPGA 提供。其中 FB2～FB4 代表高頻磁珠，主要是模擬電源 AVDD 經(jīng)過(guò) FB2～FB4 為 TLC5510 提供模擬工作電流。F P G AA I N C L KO ET L C 5 5 1 0D 1 D 8A 1 A 8B 1 B 8模擬輸入信號(hào)D A T AD A T A O EC L KO E O E7 4 L V C 4 2 4 5 A 圖44 TLC5510與FPGA的連接示意圖Figure44 The connection diagram of the TLC5510 and FPGA TLC5510 外圍電路設(shè)計(jì)設(shè)計(jì)中采用 TLC55l0 內(nèi)部+2V 參考電壓，因此將 REFTS 和 RETF 短接，REFB 和REFBS 短接，使 REFT=，REFB= ，并通過(guò)旁路電容接地。 高電平時(shí)，允許數(shù)據(jù)從A端(TLC5510) 傳到B端(FPGA)；當(dāng)選擇連接到低電平時(shí)允許數(shù)據(jù)從B 端(FPGA)傳到A端(TLC5510) 。電路中74LVC4245A的VCC接+， 電源 【13】 。)；VCCB電源電壓(177。設(shè)計(jì)中選用74LVC4245A 電平轉(zhuǎn)換芯片，該芯片的特點(diǎn)是雙向、8路、電平可控， 和5V 兩種供電電源。TLC5510的時(shí)鐘信號(hào)ClK和輸出使能信號(hào) OE能夠被FPGA 輸出的電平驅(qū)動(dòng)，所以TLC5510的時(shí)鐘信號(hào)CLK和使能信號(hào)OE與FPGA的I/O口能直接相連，但TLC5510的數(shù)據(jù)輸出端D1D8 與FPGA的I/O 口之間不能直接相連的。本設(shè)計(jì)中選擇FPGA作為控制器，那么對(duì)應(yīng) CY7C68013A就選擇工作在 Slave FIFO模式(從機(jī)模式)。同步與異步的時(shí)序如圖43所示。Slave FIFO模式顧名思義即從機(jī)模式，在本模式下，系統(tǒng)中的邏輯控制器FPGA就猶如普通 FIFO一樣，可以輕松完成對(duì)CY7C68013A中端點(diǎn)數(shù)據(jù)緩沖區(qū)的讀寫(xiě)工作。GPIF代表主機(jī)模式，對(duì)于這種模式，主控制器是CY7C68013A 芯片，可以通過(guò)軟件編程自動(dòng)讀寫(xiě)控制波形。西安理工大學(xué)碩士學(xué)位論文20 CY7C68013A 的接口模式CY7C68013A芯片提供了Slave FIFO(從屬FIFO)和GPIF(通用可編程接口)兩種不同類型的接口模式。另外為了解決帶寬的問(wèn)題以及讀寫(xiě)雙方互相等待的時(shí)間過(guò)長(zhǎng)等問(wèn)題，可以將這4個(gè)端點(diǎn)配置成雙重、三重和四重緩沖，這樣就可以很好解決這些問(wèn)題了。EP EP EPEP8這幾個(gè)端點(diǎn)緩存區(qū)主要用來(lái)進(jìn)行高帶寬數(shù)據(jù)傳輸，不需要固件程序的參與。當(dāng)傳輸控制命令有需求時(shí)，CY7C68013A中的固件程序就可以讀寫(xiě)EP0。 表43 CY7C68013A 的7個(gè)端點(diǎn)Table43 the seven endpoints of the CY7C68013A端點(diǎn) 大小 備注EP0 64B 控制傳輸EP1IN 64B 輸入EP1OUT 64B 輸出EP2 4KB 輸入/輸出EP4 4KB 輸入/輸出EP6 4KB 輸入/輸出EP8 4KB 輸入/輸出USB協(xié)議中將端點(diǎn)做了如下定義：它是窗口，是數(shù)據(jù)的接受器和發(fā)送器。CY7C68013A在數(shù)據(jù)傳輸?shù)臅r(shí)候主要用到了4KB的FIFO和 7個(gè)端點(diǎn)。CY7C68013A芯片主要管腳的功能如表42所示。數(shù)據(jù)線有8位和16位可供選擇，很容易與不同的控制器接口對(duì)接 【1112】 。 CY7C68013A 芯片結(jié)構(gòu)CY7C68013A芯片內(nèi)部結(jié)構(gòu)如圖42所示。值得一提的是EZUSB FX2LP系列芯片內(nèi)部集成了USB 外圍接口設(shè)備所需的全部功能，我們可以利用這種芯片的優(yōu)點(diǎn)便利地開(kāi)發(fā)許多功能迥異的產(chǎn)品。其中Cypress公司的EZUSB FX2LP 系列芯片是首選。 USB 接口芯片的選擇對(duì)于目前市場(chǎng)上如此多的USB接口器件，芯片選擇時(shí)應(yīng)該考慮的因素就很多了。由圖41中的連接便可計(jì)算出電壓量程范圍。TLC5510內(nèi)部分壓電路連接模式如圖41所示：R 13 2 0 ΩR r e f2 7 0 ΩR 28 0 ΩV D D A+ 5 VR E F T SR E F TR E F BR E F B S A G N DT L C 5 5 1 0圖41 產(chǎn)生2V 電壓量程的連接圖Figure41 connection diagram of the 2V span其中模擬電源VDDA引腳接入+，模擬地 AGND引腳接模擬地，REFTS系統(tǒng)硬件設(shè)計(jì)17和REFT 短接，REFBS和REB短接。表41 TLC5510引腳Table41 TLC5510 pin引腳名 輸入/輸出 描述AGND 模擬地ANALOG IN 輸入 模擬信號(hào)輸入端CLK 輸入 時(shí)鐘DGND 數(shù)字地D1D8 輸出 8位數(shù)據(jù)輸出端OE 輸入 輸出使能端，低電平有效REFB 輸入 AD轉(zhuǎn)換器參考輸入電壓REFBS 當(dāng)內(nèi)部分壓器輸出額定2V 基準(zhǔn)電壓時(shí)，該端短路至REFB ；REFT 輸入 參考輸入電壓REFTS 當(dāng)內(nèi)部分壓器產(chǎn)生2 V 的額定基準(zhǔn)電壓時(shí)，該端短路至REFT 。另外，TLC5510由于采用半閃速結(jié)構(gòu)和CMOS工藝，減少了功率損耗和晶片尺寸。綜合以上因素，本系統(tǒng)設(shè)計(jì)采用美國(guó)德州儀器(TI)公司的AD轉(zhuǎn)換芯片西安理工大學(xué)碩士學(xué)位論文16TLC5510。這里的環(huán)境參數(shù)主要包括信號(hào)輸入范圍、工作溫度范圍、供電要求以及抗干擾性能等四個(gè)方面；④數(shù)據(jù)接口要求：A/D轉(zhuǎn)換器的輸出形式選擇，是選用外部時(shí)鐘還是內(nèi)部時(shí)鐘；是否存在轉(zhuǎn)換結(jié)束狀態(tài)提示信號(hào)等。一般情況下AD的選取可以遵循以下幾點(diǎn)原則：①AD分辨率：相應(yīng)芯片的分辨率主要根據(jù)輸入信號(hào)的幅度確定；②轉(zhuǎn)換速度：主要根據(jù)被測(cè)信號(hào)的頻帶寬度范圍，確定AD轉(zhuǎn)換器的傳輸速度。因此AD轉(zhuǎn)換器是整個(gè)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的一個(gè)重點(diǎn)，必須慎重考慮。4) 時(shí)鐘管腳VCC_PLL： FPGA的鎖相環(huán)管腳電壓；VCCA_PLL： FPGA鎖相環(huán)的模擬電壓；GNDA_PLL：FPGA鎖相環(huán)的模擬地；GNDD_PLL：FPGA鎖相環(huán)的數(shù)字地；CLknum：FPGA鎖相環(huán)時(shí)鐘的輸入；PLLnum_OUT：FPGA鎖相環(huán)時(shí)鐘的輸出；另外，有一些管腳是全局時(shí)鐘，使用這些管腳作為關(guān)鍵時(shí)鐘或信號(hào)的布線可獲得最佳的性能。2) 配置管腳MSEL[1:0]：用于選擇配置模式。1) 用戶I/O一般作為輸入或輸出接口，也有些是雙向口的，同時(shí)可用為L(zhǎng)VDS差分對(duì)的負(fù)端。這就要求在設(shè)計(jì)FPGA相關(guān)電路之前，設(shè)計(jì)人員需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊(cè)。該芯片具有強(qiáng)大的硬件邏輯功能，總邏輯單元達(dá)5 980個(gè)，包含20個(gè)12836位的RAM塊，總的內(nèi)部存儲(chǔ)單元達(dá)到92160位，內(nèi)嵌2個(gè)鎖相環(huán)，芯片工作電壓為，有180個(gè)I/O引腳，支持多種不同的I/O標(biāo)準(zhǔn)；應(yīng)用廣泛，性價(jià)比較高 【6】 。兩個(gè)廠商生產(chǎn)的各個(gè)系列產(chǎn)品各有優(yōu)劣，提供的宏功能模和開(kāi)發(fā)平臺(tái)也各不相同。同時(shí)我們不能忽視的是反熔絲型 FPGA 的缺點(diǎn)也是明顯的，它只能一次編程，并且需要專門(mén)的編程器，這些都會(huì)在一定程度上影響系統(tǒng)的開(kāi)發(fā)成本。然而在實(shí)踐中，我們發(fā)現(xiàn)反熔絲型 FPGA 的速度并不比SRAM 型 FPGA 的速度快的很多。理論上，反熔絲型 FPGA 比 SRAM 型 FPGA 在速度上要快很多。反熔絲技術(shù)的特點(diǎn)主要有以下幾個(gè)方面：它的單元較小，占用芯片面積小，而工作頻率相當(dāng)高，反拷貝能力強(qiáng)，并且還不需外接PROM 或 EPROM， 。計(jì)算機(jī)中含有 FPGA，算法可以在計(jì)算機(jī)中匯編，并在這些FPGA 中運(yùn)行。編程者只要修改一下軟件，就可以替換一個(gè)通信協(xié)議；為 FPGA 的設(shè)計(jì)增加一種特性，它允許在西安理工大學(xué)碩士學(xué)位論文14設(shè)計(jì)中設(shè)置一些小規(guī)模的存儲(chǔ)器，像 FIFO（先進(jìn)先出存儲(chǔ)器） ，但是一個(gè) FPGA 中一般不設(shè)置大規(guī)模的存儲(chǔ)器，因?yàn)槟菢邮遣唤?jīng)濟(jì)的。第一種是 SRAM 編程，這涉及到用 SRAM 的比特位作為編程單元。數(shù)據(jù)采集系統(tǒng)使用FPGA作為主控制器可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性、擴(kuò)展性、便攜性等。隨著社會(huì)的發(fā)展，F(xiàn)PGA應(yīng)用的領(lǐng)域越來(lái)越廣范，包括通信、移動(dòng)設(shè)備、航空航天、自動(dòng)控制等領(lǐng)域，并有向計(jì)算密集型應(yīng)用發(fā)展的趨勢(shì)。硬件電路框架如圖41 所示。西安理工大學(xué)碩士學(xué)位論文12系統(tǒng)硬件設(shè)計(jì)134 系統(tǒng)硬件電路的設(shè)計(jì)與實(shí)現(xiàn)本章主要介紹基于USB的便攜式數(shù)據(jù)采集系統(tǒng)的硬件電路設(shè)計(jì)。本系統(tǒng)的軟件設(shè)計(jì)主要包括兩個(gè)部分：一部分主要用于控制AD的模數(shù)轉(zhuǎn)換、數(shù)據(jù)的緩存以及控制USB進(jìn)行數(shù)據(jù)傳輸?shù)腇PGA邏輯控制程序；另一部分是開(kāi)發(fā)USB設(shè)備涉及到的程序，主要涉及到USB固件程序、USB 設(shè)備驅(qū)動(dòng)程序以及客戶應(yīng)用程序。AD轉(zhuǎn)換芯片主要功能是將輸入的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)；而FPGA作為系統(tǒng)主控器，它是整個(gè)系統(tǒng)的核心，主要實(shí)現(xiàn)對(duì)AD芯片的時(shí)序控制和數(shù)據(jù)的緩存，還要完成對(duì)USB接口電路的控制；USB接口電路主要完成FPGA和上位機(jī)(PC) 的數(shù)據(jù)傳輸和信息交換；在電源電路中，系統(tǒng)中采用USB總線供電，并通過(guò)電壓轉(zhuǎn)換芯片來(lái)滿足AD芯片、FPGA芯片的供電要求。硬件部分A D 轉(zhuǎn)換F P G A 控制器U S B 2 . 0 接口軟件部分F P G A 邏輯控制U S B 固件程序驅(qū)動(dòng)程序應(yīng)用程序基于 U S B 的便攜式數(shù)據(jù)采集 32 系統(tǒng)總體框圖Figure32 System framework 硬件構(gòu)成硬件要實(shí)現(xiàn)二大主要功能：一是接收PC主機(jī)傳送過(guò)來(lái)的命令，同時(shí)并控制其它電路的相關(guān)執(zhí)行命令，二是控制輸入信號(hào)的模數(shù)轉(zhuǎn)化，最后把轉(zhuǎn)化后的數(shù)據(jù)直接傳輸?shù)絇C主機(jī)里。本數(shù)據(jù)采集系統(tǒng)包括兩部分：系統(tǒng)的硬件設(shè)計(jì)和軟件設(shè)計(jì)。因此本文中采用USB和FPGA技術(shù)相結(jié)合的方案設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)，它小巧且便于攜帶，可以大大提高系統(tǒng)的穩(wěn)定性與可靠性。正是因?yàn)镕PGA具有很多優(yōu)點(diǎn)，所以促使FPGA越來(lái)越多的取代其他專用集成電路市場(chǎng)。FPGA作為新一代的控制器就能很好的彌補(bǔ)傳統(tǒng)控制器的缺陷。相比而言采用DSP作為控制器的采集卡其運(yùn)算速度較快而且擅長(zhǎng)處理密集的乘加運(yùn)算，但是它很難完成對(duì)外圍復(fù)雜硬件進(jìn)行邏輯控制。A D 轉(zhuǎn)換芯片控制器U S B 接口芯片P C 機(jī)模擬輸入U(xiǎn) S B電纜 圖31 USB 數(shù)據(jù)采集系統(tǒng)典型框架Figure31 typical framework of the USB data acquisition system現(xiàn)有的數(shù)據(jù)采集卡常用單片機(jī)或DSP作為控制器。西安理工大學(xué)碩士學(xué)位論文8系統(tǒng)總體設(shè)計(jì)93 系統(tǒng)總體設(shè)計(jì) 系統(tǒng)的性能指標(biāo)輸入通道：?jiǎn)瓮ǖ溃? 測(cè)量對(duì)象：工業(yè)現(xiàn)場(chǎng)各類傳感器的輸出電壓；電壓范圍：～；頻率范圍：1Hz ～400KHz；采樣分辨力：8位；最大采樣速率：2MSPS；數(shù)據(jù)傳輸接口：；FPGA緩存深度：1024，位寬8bits ；系統(tǒng)電源：模擬電壓+5V；用戶程序：要能讀取USB的配置描述符，采集的控制以及數(shù)據(jù)的顯示、存儲(chǔ)等功能；供電方式：USB接口供電或外接電源可選，