【正文】 利用它們可以對Altera公司生產(chǎn)的FPGA進(jìn)行配置。這時(shí)候FPGA就需要一片F(xiàn)lash(非易失性)結(jié)構(gòu)的配置芯片以彌補(bǔ)上述缺陷，而它的主要作用就是來儲存邏輯配置信息。本系統(tǒng)時(shí)鐘及復(fù)位電路如圖49所示。當(dāng)我們把硬件系統(tǒng)電源連接好后，因?yàn)镕PGA內(nèi)部鎖相環(huán)電路穩(wěn)定是需要一定時(shí)間的，所以這時(shí)候在復(fù)位管腳上配置了一個(gè)RC電路，以提供有效的復(fù)位信號。AD芯片所需要的時(shí)鐘通過FPGA內(nèi)部鎖相環(huán)產(chǎn)生，而FX2CLK提供給CY7C68013A芯片作為該芯片的外部時(shí)鐘源。 時(shí)鐘電路及復(fù)位電路FPGA系統(tǒng)的全局時(shí)鐘輸入采用了有源晶振。其中USB的外圍連接電路如圖48所示。本文中由FPGA內(nèi)部PLL 鎖相環(huán)產(chǎn)生的時(shí)鐘通過IFCLK 引腳接入CY7C68013A芯片中去的。DPLUS和DMINU即是USB總線中的D+和D的全稱。CY7C68013A內(nèi)部的鎖相環(huán)PLL可以將24MHz振蕩器倍頻到48MHz ，內(nèi)部的計(jì)數(shù)器可將其分頻用作8051時(shí)鐘，默認(rèn)的8051時(shí)鐘頻率為12MHz。Slave FIFO接口模式的使能有 SLWR(寫使能)、SLRD( 讀使能)、SLOE( 輸出使能)和西安理工大學(xué)碩士學(xué)位論文24SLCS(片選信號管腳)。FLAGB 、FLAGC分別為CY7C68013A端點(diǎn)6的空狀態(tài)和滿狀態(tài)標(biāo)志信號管腳。 USB 的外圍電路FD[0:7]為Slave FIFO的8位數(shù)據(jù)接口,直接與FPGA 的I/O口相連。F P G AE P 1 C 6 Q 2 4 0 C 8U S B 2 . 0C Y 7 C 6 8 0 1 3 AF D [ 7 ： 0 ]F I F O a d r [ 1 ： 0 ]P D [ 7 : 0 ]F L A G BF L A G CS L C SI F C L KS L W R圖47 FPGA與CY7C68013A的連接示意圖Figure 47 The connection diagram of the FPGA and CY7C68013ACY7C68013A為FPGA提供內(nèi)部端點(diǎn) 6的空(Empty) 滿(Full)標(biāo)志信號和上位機(jī)發(fā)來的控制信號，F(xiàn)LAGB 表示EP6的空狀態(tài)，F(xiàn)LAGC 表示EP6 的滿狀態(tài)，PD[7:0]傳輸上位機(jī)發(fā)出的各種命令如：開始采集、停止采集以及采樣頻率。在異步Slave FIFO方式下，CY7C68013A接口芯片的I/O管腳直接連接到相應(yīng)的FPGA管腳。如果我們將CY7C68013A的端點(diǎn)配置成自動輸入或輸出的話，端點(diǎn)內(nèi)的數(shù)據(jù)就會自動打包，接著傳給FPGA或者計(jì)算機(jī)。P CF P G A（ 主控制器 ）8 0 5 1F X 2 芯片內(nèi)部U S B 2 .0 收發(fā)器F I F O端點(diǎn)緩存區(qū)S l a v eF I F O從控制器批量傳輸?shù)萐 l a v e F I F O接口系統(tǒng)硬件設(shè)計(jì)23圖46 Slave FIFO傳輸示意圖Figure46 transmission schematic of the Slave FIFO在該方式下，CY7C68013A內(nèi)嵌的固件功能就只是配置Slave FIFO相關(guān)寄存器以及控制CY7C68013A什么時(shí)候工作在Slave FIFO模式下。 USB 與 FPGA 的接口電路本系統(tǒng)設(shè)計(jì)中由FPGA作為控制器，只是簡單地利用CY7C68013A作為一個(gè)數(shù)據(jù)通道來實(shí)現(xiàn)數(shù)據(jù)采集卡與上位機(jī)應(yīng)用程序二者之間的高速數(shù)據(jù)傳輸。 TLC5510 的外圍電路如圖 45 所示。數(shù)據(jù)的轉(zhuǎn)換控制可通過 FPGA 按照 AD 轉(zhuǎn)換的時(shí)序直接控制 OE 的電平狀態(tài)。加上FB2～ FB4 高頻磁珠，主要目的是為了獲得更好的高頻去耦效果。 VDDA 和 VDDD 應(yīng)就近與 AGND 和 DGND 連接一個(gè) 的高頻陶磁濾波電容。TLC5510與FPGA 的接口連接示意如圖44所示。A1A8與TLC5510輸出的8位數(shù)字信號連接，OE、B1B8 與FPGA 的I/O口連接，DIR為方向控制器，通過一個(gè)選擇開關(guān)P1可以控制數(shù)據(jù)的傳輸方向。)；GND 地； A1A7數(shù)據(jù)輸入 /輸出；B1B7數(shù)據(jù)輸入/ 輸出；DIR方向控制器；OE輸入輸出系統(tǒng)硬件設(shè)計(jì)21使能(低電平有效) 。其各個(gè)引腳功能各個(gè)參數(shù)如下：VCCA電源電壓(5V177。為了不損壞器件以及完成正常的數(shù)據(jù)通信，那就必須在TLC5510與FPGA之間進(jìn)行電平轉(zhuǎn)換。 AD 電路設(shè)計(jì) 接口的電平轉(zhuǎn)換，而對應(yīng)的FPGA的I/O口工作電壓通常狀況下。S L R DS L W R異步S L R DS L W R同步I F C L K圖 43 異步和同步模式下的時(shí)序圖Figure43 Asynchronous and synchronous mode timing diagramCY7C68013A的固件程序代碼和數(shù)據(jù)，先存儲在PC機(jī)上，然后再通過USB接口從PC機(jī)直接下載到CY7C68013A芯片內(nèi)部的16KBRAM 里面，這樣可以縮短產(chǎn)品的開發(fā)周期，同時(shí)還可以方便對固件進(jìn)行更新，以及完成對產(chǎn)品進(jìn)行升級工作等。對應(yīng)的芯片的工作時(shí)鐘有內(nèi)部產(chǎn)生和外部輸入兩種不同方式可供選擇；相關(guān)電平的設(shè)置由芯片的控制信號控制；工作方式同時(shí)也對應(yīng)有二種模式即異步模式或者同步模式，所謂異步就是讀寫數(shù)據(jù)的時(shí)候只與讀寫使能信號有關(guān)，與時(shí)鐘IFCLK 無關(guān)；所謂同步就是同時(shí)受時(shí)鐘信號以及讀寫信號的控制。對于8/16位接口的控制器、存儲器可以進(jìn)行數(shù)據(jù)的主動讀寫，沒有必要外加控制器。其中可以通過設(shè)置寄存器IFCFG來選擇相對應(yīng)的接口模式。這些端點(diǎn)在內(nèi)部的傳輸控制是通過滿和空兩個(gè)控制信號來完成的，內(nèi)部寫滿了就不能再寫數(shù)據(jù)，讀空了就不再對FIFO進(jìn)行讀。這四個(gè)端點(diǎn)可以設(shè)為IN或者OUT，自動模式或者手動模式。EP1IN 和EP1OUT 使用獨(dú)立的64字節(jié)緩存區(qū)，可以配置為同步、中斷和塊傳輸方式，這2個(gè)端點(diǎn)也只能被固件訪問。EP0是一個(gè)默認(rèn)的雙向控制端點(diǎn)，它即可寫數(shù)據(jù)也可讀數(shù)據(jù)。CY7C68013A的7個(gè)端點(diǎn)如表43所示。表42 CY7C68013A的主要功能管腳Table42 The main function of the CY7C68013A pin15，16 DPLUS,DMINUS I/O/Z USB D＋和 D數(shù)據(jù)線49 RESET I 復(fù)位信號線，低電平有效11，12 XTALIN,XTALOUT I,O 晶振輸入、輸出管腳5 CLKOUT O/Z 時(shí)鐘信號的輸出端， 默認(rèn)為12MHZ40～47 PA0PA7 I/O/Z I/O 口PA，具有第二復(fù)用功能25～32 PB0PB7(FD0FD7) I/O/Z I/O 口PB (雙 FIFO/GPIF 的系統(tǒng)硬件設(shè)計(jì)19低8 位數(shù)據(jù)總線)52～56，1～3 PD0PD7(FD8FD15) I/O/Z I/O 口PD (雙FIFO/GPIF 的高8 位數(shù)據(jù)總線)8 RDY0/SLRD I GPIF 的輸入信號端/ 從屬FIFO 的讀選送端9 RDY1/SLWR I GPIF 的輸入信號端/ 從屬FIFO 的寫選送端36～38 CTL0CTL2/FLAGAFLAGC O GPIF 的控制輸出端/從屬FIFO 的輸出狀態(tài)標(biāo)志信號20 IFCLK I/O/Z 從屬FIFO 的同步時(shí)鐘信號21 Reserved I 保留，接地51 WAKEUP I USB的喚醒信號輸入端22，23 SCL,SDA OD I 2C 總線的時(shí)鐘信號線和數(shù)據(jù)信號線 CY7C68013A 的端點(diǎn)緩沖區(qū)端點(diǎn)(Endpoint) 是USB規(guī)范中很重要的一個(gè)概念，從 CY7C68013A的觀點(diǎn)來看，端點(diǎn)是一個(gè)通過USB總線來傳送與接收字節(jié)的數(shù)據(jù)緩沖區(qū)。①、SIE和增強(qiáng)型8051CPU；②，F(xiàn)IFO端點(diǎn)可配置成2，3，4個(gè)緩沖區(qū)；③內(nèi)嵌增強(qiáng)型8051微處理器，它該功能比標(biāo)準(zhǔn)8051強(qiáng)、速度比它快，硬件資源也比較多；④RAM是16KB的，程序代碼和數(shù)據(jù)都可以簡單地存儲在芯片內(nèi)部的RAM里；⑤接口模式豐富，主要有通用的I/O模式、SlaveFIFO 模式、GPIF模式；⑥內(nèi)部有多達(dá)4個(gè)的FIFO緩沖區(qū)，主要任務(wù)是提供主機(jī)或從機(jī)操作；它與FPGA或其它控制器芯片接口是相當(dāng)容易的。西安理工大學(xué)碩士學(xué)位論文188 0 5 1 內(nèi)核1 2 / 2 4 / 4 8 M H zC Y智能 U S B1 . 1 / 2 . 0 接口引擎U S B 2. 0 收發(fā)器X 2 0P L L1 6 K BR A M地址數(shù)據(jù)總線I 2 C 總線G P I F（ 通用可編程接口 ）4 K BF I F OI / O 引腳 （ 2 4 ）A D D R ( 9 )RDY( 6)CTL( 6)8 / 1 6數(shù)據(jù)（8）地址（16）2 4 M H z 外部晶振D +D ? 圖42 CY7C68013A 芯片內(nèi)部結(jié)構(gòu)圖Figure42 CY7C68013A chip internal structure該芯片內(nèi)部主要包含以下幾部分：高速8051單片機(jī)、FIFO存儲器以及GPIF (通用可編程接口) 、。本設(shè)計(jì)選用的就是EZUSB FX2LP系列中擁有56引腳的CY7C68013A芯片，它是該系列芯片中引腳最少、體積也較小的一款，符合系統(tǒng)便攜的要求，同時(shí)也會降低設(shè)計(jì)成本。(向下兼容 )的微控制器，同時(shí)可以進(jìn)行全速傳輸(12Mb/s) 以及高速傳輸(480Mb/s)，并且包括4種不同的USB傳輸方式：控制傳輸、中斷傳輸、塊傳輸和同步傳輸。本設(shè)計(jì)要求數(shù)據(jù)采集系統(tǒng)是便攜式的，所以必須考慮電路復(fù)雜程度、體積大小、系統(tǒng)功耗、程序/ 數(shù)據(jù)存儲器容量大小、電源需求、數(shù)據(jù)傳輸速率要求等多方面互相耦合因素的影響【10】 。計(jì)算如下所示：REFB= VDDAR2/(R1+Rref+R2)=580/(320+270+80)=(V)REFT= VDDA(Rref+R2)/(R1+Rref+R2)=5(80+270)/(320+270+80)=(V)～，轉(zhuǎn)換輸出的數(shù)字量為00000000， 。內(nèi)部電阻的標(biāo)準(zhǔn)值分別為：R1=320Ω，Rref=270Ω，R2=80Ω。VDDD 數(shù)字電源VDDA 模擬電源在本系統(tǒng)中， V～ V，所以需要利用TLC5510內(nèi)部分壓電路產(chǎn)生2V電壓量程，使得TLC5510的輸入范圍為 V～ V。 TLC5510采用24引腳的貼片封裝，各引腳功能描述如表41 【9】 。TLC5510特點(diǎn)如下：8bit分辨率；最大轉(zhuǎn)換速率是20MSPS；供電電壓是5V；100mW 的低功耗；內(nèi)置采樣、保持功能模塊。在考慮了上面的幾點(diǎn)要求后，我們還要考慮到器件成本、供貨渠道、技術(shù)支持等因素。通常情況下轉(zhuǎn)換器的轉(zhuǎn)換速率要高于系統(tǒng)要求的采樣頻率；③A/D的環(huán)境參數(shù)：采集的環(huán)境條件決定了符合其環(huán)境參數(shù)要求的芯片。AD芯片的選用關(guān)系到數(shù)據(jù)采集系統(tǒng)的技術(shù)指標(biāo)、系統(tǒng)結(jié)構(gòu)、功耗、安裝、環(huán)境要求等。 AD 轉(zhuǎn)換器的選擇模擬信號進(jìn)入FPGA之前，必須用AD轉(zhuǎn)換器將其轉(zhuǎn)換為數(shù)字信號以便系統(tǒng)的識別。FPGA 由多種配置模式，可以通過此管腳進(jìn)行選擇；系統(tǒng)硬件設(shè)計(jì)15DATA0：FPGA 串行數(shù)據(jù)的輸入管腳； DCLK：FPGA時(shí)鐘管腳； nCSO：FPGA片選信號管腳；ASDO：FPGA串行數(shù)據(jù)管腳；nCEO：下載鏈器件的使能輸出管腳；nCONFIG：用戶模式配置；nSTATUS：狀態(tài)信號配置；CONF_DONE：結(jié)束信號配置；nCE：下載鏈器件使能輸入；3) 電源管腳VCCINT：FPGA的內(nèi)核電壓； VCCIO：FPGA的端口電壓；VREF：參考電壓； GND：信號地。通常情況下對多余的I/O口引腳會進(jìn)行一些處理，比如通過擴(kuò)展的插針形式將不用的引腳引出來，作為后期系統(tǒng)升級擴(kuò)展以及系統(tǒng)的調(diào)試工作之用。本文設(shè)計(jì)選用的是Altera公司的EPlC6Q240 的芯片，該芯片的主要管腳介紹如下 【78】 。FPGA的管腳主要包括：用戶I/O、配置管腳、電源、時(shí)鐘及特殊應(yīng)用管腳等，其中有些管腳可有多種用途。在考慮了芯片內(nèi)部資源、器件的執(zhí)行速度、可用I/O管腳數(shù)目、器件功耗等因素后，本文設(shè)計(jì)中采用了Altera公司生產(chǎn)的性價(jià)比較高的Cyclone系列型號為EPlC6Q240的芯片。 FPGA 芯片的選擇目前生產(chǎn)FPGA器件的兩個(gè)主要廠商是Altera 公司和Xilinx公司，其生產(chǎn)的PLD產(chǎn)品被廣泛的應(yīng)用到各個(gè)領(lǐng)域。這與理論上還是存在一定的差距。這是因?yàn)榉慈劢z型 FPGA 對于經(jīng)緯路徑來說，其內(nèi)部導(dǎo)體之間的連接是實(shí)質(zhì)性的，當(dāng)然這是相當(dāng)于 SRAM 型 FPGA 內(nèi)部所用的邏輯門或晶體管而言的。這種 FPGA 主要適合航天、軍事、工業(yè)等各領(lǐng)域。另一種編程方法牽涉到反熔絲。另外，基于 SRAM 的 FPGA 還可以被用于“可重新配置 ”計(jì)算。基于 SRAM 的 FPGA 具有可以被重復(fù)編程的優(yōu)點(diǎn)，這種 FPGA 被安裝到系統(tǒng)以后再被重新編程，使得“ 在線升級”變得非常容易。FPGA 主要有兩種編程方法，它們是相互競爭的。FPGA可以完成許多數(shù)字器件的功能，無論是高性能的CPU還是簡單的74系列電路，這些都可以由FPGA控制實(shí)現(xiàn)。A D 芯 片F(xiàn) P G A控制器U S B 2 . 0 接口 芯 片時(shí) 鐘