【正文】 雖然電路的設(shè)計工具及觀念不斷推陳出新，但是對傳統(tǒng)的芯片設(shè)計。 為能迎接系統(tǒng)芯片（System on One Chip, SoC）以及智產(chǎn)權(quán)（Intellectual Property, IP）的時代來臨，各EDA工具的供貨商無不卯足全力，企圖在下一世代的設(shè)計流程上，站在業(yè)界領(lǐng)先的地位。事實上，VHDL及Verilog HDL并非唯一的硬件描述語言，基于相似的目的，早期也發(fā)展出其它如ABEL及AHDL等硬件語言，但是由于支持的廠商不多，因此目前不如前者來得普遍。 整個設(shè)計流程在此只能算是大概介紹完畢 ；這當(dāng)中牽涉到許多未提及的層面，其中包括了時脈（clock tree）、測試設(shè)計（Design for Test）、功能一致性驗證（function equivalence check）、以及靜態(tài)仿真（static simulation）等等。R工具所產(chǎn)生的標(biāo)準(zhǔn)延遲格式（Standard Delay Format, SDF）檔，提供了詳實的物理層次的延遲參數(shù)；透過VITAL的參數(shù)回傳機制（backannotation），仿真器能夠精確的預(yù)估數(shù)字電路的電氣行為，并且指示出發(fā)生時序錯誤的時間點，而您所須付出的代價就是 “ 時間 ” 。 麻煩還沒有完，由于需要參考的參數(shù)非常的多，仿真時間將花費您數(shù)倍于先前的仿真。與邏輯閘層次的電路功能驗證時發(fā)生的情況相同，您將面對諸如setup time、holding time及glitch的問題；不同的是，此時若真有錯誤發(fā)生，您將面對更冗長的重復(fù)修正周期（iteration cycle）。 （Post Layout Verification） 在這個階段，經(jīng)過Pamp。完成平面規(guī)劃之后，Pamp。還記得在設(shè)計描述的步驟，您已將ASIC劃分成數(shù)個模塊了嗎？floor planning的工作便是，適當(dāng)?shù)匾?guī)劃這些劃分好模塊在芯片上的位置。而這些時序變異，基本上都是只是單純考慮閘延遲時所造成的結(jié)果。在presimulation中，一般只考慮閘延遲，而聯(lián)機延遲在此處是不予考慮的（通常在電路合成階段，是無法預(yù)測實際聯(lián)機的長度，因此也就無法推測聯(lián)機所造成的延遲）。在此階段，主要的工作是要確認，經(jīng)由合成器所合成的電路，是否如同原始的設(shè)計描述般，符合您的功能需求；利用邏輯閘層次仿真器（gatelevel simulator），配合在功能驗證時已經(jīng)建立的test bench，便可達到這個目的。 （GateLevel Netlist Verification） 由合成器產(chǎn)生的netlist，會在這個階段進行第二次的電路仿真；一般稱之為邏輯閘層次的電路功能驗證，或稱為Pamp。事實上，無論是對VHDL或是Verilog而言，合成器所支持的HDL語法均是有限的；過于抽象的語法只適用于編寫cell library，或是做為系統(tǒng)規(guī)劃評估時的仿真模型所用，而不為合成器所接受。事實上，這三項限制條件之間是呈現(xiàn)互相矛盾的關(guān)系；也就是說：一旦您所下的限制條件太過嚴苛，將使電路合成的速度變得非常的慢，更甚者，有可能在花費大把時間后，仍得不到您想要的結(jié)果。根據(jù)步驟1所制定的規(guī)格，工程師可對合成器下達一連串限制條件（constrain），根據(jù)這些條件，合成器便會自動合成滿足您規(guī)格要求的邏輯電路。 silicon physical layout，在制作ASIC的光罩（mask）時會使用到它。R之后的仿真都會使用到它。 timing model，描述各邏輯閘精確的時序模型；組件工程師會萃取各邏輯閘內(nèi)的寄生電阻及電容進行仿真，進而建立各邏輯閘的實際延遲參數(shù)。 事實上，組件庫內(nèi)含的邏輯閘信息非常廣泛，大致上包括了以下各項。合成過程中，您必須選擇適當(dāng)?shù)倪壿嬮l組件庫（logic cell library），作為合成邏輯電路時的參考依據(jù)。幸運的話，或許在幾次修改之后，就可得到您想要的結(jié)果，順利進入下一個步驟。 為了能順利完成仿真，在此，您還需要準(zhǔn)備一分稱為測試平臺（test bench）的HDL描述?。 對于這一類功能驗證的仿真而言，仿真器并不會考慮實際邏輯閘或聯(lián)機（connenct wires）所造成的時間延遲（time delay）、閘延遲（gate delay）及傳遞延遲（transport delay）。 （Function Verification） 完成步驟2的設(shè)計描述，接下來便是利用VHDL或Verilog的電路仿真器，針對先前的設(shè)計描述，驗證其功能或時序（timing）是否符合由步驟1所制定的規(guī)格。Design Book便是其中的代表；它利用一般工程師熟悉的圖形接口－如狀態(tài)圖及流程圖，協(xié)助初接觸以硬件描述語言進行設(shè)計的工程師，自動編寫出相對應(yīng)的硬件語言描述碼。此一步驟所完成的設(shè)計描述，是進入高階合成電路設(shè)計流程的叩門磚；習(xí)慣上，稱之為硬件描述語言的設(shè)計切入點（HDL design entry）。 決定模塊之后，便分交由團隊的各個工程師，以VHDL或Verilog等硬件描述語言進行設(shè)計－亦即功能的行為描述（behavioral description）；為能明確及有效率地描述模塊的內(nèi)部功能，各模塊之下可能再細分成數(shù)個子模塊（submodule），直到能以可合成（synthesizible）的語法描述為止。除此之外，更可進一步規(guī)劃哪些功能該整合于ASIC內(nèi)，哪些功能可以設(shè)計在電路板上，以符合最大的經(jīng)濟效能比。 （Define Specification） 在ASIC設(shè)計之初，工程師們須根據(jù)產(chǎn)品的應(yīng)用場合，為ASIC設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。R工具之外，其余兩者絕大部分，均是以VHDL或Verilog HDL作為其程序語言接口。完整的自動化數(shù)字電路設(shè)計流程包含了三種主要的EDA工具：仿真器（simulator）、合成器（synthesizer）以及配置與繞線（place and routing, Pamp。 具體地說，整個數(shù)字電路的高階設(shè)計概念 ，可以說就是設(shè)計自動化（design automatize）的實現(xiàn)。在此，讓我再強調(diào)一次：在高階設(shè)計的領(lǐng)域中，硬件描述語言扮演的角色，只是一種程序語言接口（PLI）；它提供了一個極具彈性的設(shè)計入口（design entry），以作為電路設(shè)計者與各種計算機輔助設(shè)計工具之間溝通的橋梁。反饋放大器模型　　　★★★★，說明可能存在的原因硬件原因：電源無輸出或輸出不對若使用外部晶振，晶振沒起振或已壞單片機復(fù)位電路不對，單片機沒有上電復(fù)位單片機已損壞軟件原因：單片機沒有寫入程序程序設(shè)計漏洞，單片機死機。 所謂反饋，通過的電路形式（反饋網(wǎng)絡(luò)）， 把放大電路輸出信號的一部分或全部按的方式送回到放大電路的輸入端， 并影響放大電路的輸入信號。閉環(huán)放大器　　改善基本放大器的性能， 從基本放大器的輸出端到輸入端引入一條反向的信號通路，構(gòu)成這條通路的網(wǎng)絡(luò)叫做反饋網(wǎng)絡(luò)，反向傳輸?shù)男盘柦凶龇答佇盘枴?. 開環(huán)放大器或基本放大器　　，它具有單向性的特點，信號只有從輸入到輸出一條通路，不存在的通路， 特別是沒有從輸出到輸入的通路。就是因為USB PORT端的ESD過不了詳細出處： 反饋電路在各種電子電路中都獲得普遍的應(yīng)用,反饋是將放大器輸出信號(電壓或電流)的一部分或全部,回收到放大器輸入端與輸入信號進行比較(相加或相減),并用比較所得的有效輸入信號去控制輸出,. 反饋電路的分類按其電路結(jié)構(gòu)又分為:電流反饋電路和電壓反饋電路.正反饋電路多應(yīng)用在電子振蕩電路上,而負反饋電路則多應(yīng)用在各種高低頻放大電路上.因應(yīng)用較廣,負反饋對放大器性能有四種影響: . . . . .對輸入電阻ri的影響：串聯(lián)負反饋使輸入電阻增加，并聯(lián)負反饋使輸入電阻減小。信號接收終端串接電阻，從抑制信號反射的角度考慮，只有終端輸入的電阻小于50歐姆。在信號源端串一個小電阻，沒有公式的理論：一般傳輸線的特征阻抗為50歐姆左右，而TTL電路輸出電阻大概為13歐姆左右，在源端串一個33歐姆的電子，13+33=46大致和50相當(dāng)，這樣就可以抑制從終端反射回來的信號 再次反射。一般當(dāng)PCB走線的長度大于其傳輸信號的波長的1/10時，我們就就需要考慮阻抗匹配。能再細解釋一下。簡單的例子：一個串口通訊的提示信號，當(dāng)接上串口時，因為瞬間的插拔產(chǎn)生了一個很窄的電壓脈沖，如果這個脈沖直接打到GPIO口，很可能打壞芯片，但是串了一個小電阻，很容易把能力給消耗掉。請哪位高人指點一下吧：）如果是高速信號線上串小電阻，那就應(yīng)該是終端阻抗匹配。（圖二）看原理圖時，經(jīng)?？吹酱恍┬‰娮?，如22歐姆，但是也不是一定串。兩個方案中，2405幾乎對所有的信號線都加串了47歐電阻，2501則只對地址線加串51歐電阻（如圖二）和對控制線加串22歐電阻。故，在PCB布線上，該串接電阻位于要保護的信號發(fā)送芯片的附近。唯一的問題在于這個22歐的電阻似乎更應(yīng)該接近44B0X而不是SDRAM。 總之，這種加電阻的事情是設(shè)計高手才干得出的，大家有空可以研究一下高速系統(tǒng)設(shè)計，仿真一下。串行端接的優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接，消耗功率小。FS44B0X采用串接電阻的方式，通過在盡量靠近源端的位置串行插入一個電阻RS（典型10Ω到75Ω）到傳輸線中來實現(xiàn)。最理想的狀態(tài)當(dāng)然是Z0=RL，沒反射，實際不可能。由于源端與負載端阻抗不匹配會引起線上反射，所以我們要采用端接技術(shù)盡量抑制信號反射。 據(jù)查，當(dāng)信號頻率超過50MHz時，互連關(guān)系必須以傳輸線考慮，于是便轉(zhuǎn)入高速系統(tǒng)的設(shè)計的問題。 經(jīng)過一番查證，終于茅塞頓開。在KY版SKQ2501的許多CPU信號線加串了22歐姆的電阻，如圖：（圖一）44B0X信號線上加端接電阻的原因記得上次有人提出為什么44B0X電路板上的SDRAM和44B0X之間幾根信號線上串了22歐的電阻，有人提出是信號完整性(SI)的緣故，再尋根究底似乎也不甚清楚?？刂七^程如下：通過上述一系列的變化達到控制壓控振蕩器輸出精確穩(wěn)定的頻率。本振頻率計算公式是 利用結(jié)電容的變化改變本振頻率。（CD變?nèi)荻O管工作在反偏狀態(tài)）相當(dāng)于給CD加了一個反向電壓，變?nèi)荻O管的特性是，反向電壓與結(jié)電容C；成反比的關(guān)系。圖3是一個分離元件組成的振蕩電路。?。ㄗⅲ簣D2中的VCO可以是RXVCO，也可以是TXVCO，工作原理都一樣）。它在鑒相器內(nèi)與基準(zhǔn)頻率（13M）完成相位比較。為了滿足鑒相條件，所以在電路中設(shè)置了分頻器。②幅度相同。在這里為什么要進行N次分頻呢？首先要說明一下基準(zhǔn)頻率與VCO振蕩取樣頻率在鑒相要滿足3個條件。 當(dāng)VCO產(chǎn)生手機所須的某一高頻頻率。壓控振蕩器：產(chǎn)生手機所要的某一高頻頻率。低通濾波器：是將鑒相器輸出的鎖相電壓進行濾波，濾除電流中的干擾和高頻成分。鑒相器：它是一個相位比較器。鎖相壞電路的構(gòu)成與工作原理：所以被移動通信終端設(shè)備廣范采用。由于鎖相頻率合成技術(shù)在電路設(shè)計方面(簡單)，成本方面控制靈敏度方面，頻譜純凈度方面等。目前通信終端設(shè)備中對頻率的穩(wěn)定采用的是頻率合成CSYN技術(shù)。使其輸出準(zhǔn)確穩(wěn)定的振蕩頻率。 而將DSP核嵌入到FPGA里面去實現(xiàn)強大的計算功能是Altera公司近期推出的一系列芯片的一個優(yōu)點。Nois是一個軟核，是有軟件編寫的一個32位處理器，并不是硬件上存在的處理核，該核工作頻率為50HZ，現(xiàn)在用于許多圖像處理以及其他的很多網(wǎng)絡(luò)設(shè)備。FPGA可以說是芯片級的PCB板，在一個芯片里設(shè)計原來的電子系統(tǒng)的所有數(shù)字電路部分。　　FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可?！　〖与姇r，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)?！　PGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程?！　】梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。　　4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA采用了邏輯單元陣列LCA（LOGIC Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable LOGIC Block）、輸出輸入模塊IOB（Input OUTPUT Block）和內(nèi)部連線（Interconnect）三個部分。CPLD現(xiàn)已達到數(shù)十萬門的密度，并可提供當(dāng)今通信設(shè)計所需的高性能。許多設(shè)計人員都熟悉傳統(tǒng)的PLD，并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。CPLD的功耗與同樣密度的FPGA相比，CPLD的待機功耗更低。在給定的封裝尺寸內(nèi)，有更高的器件密度共享引腳輸出。新的CPLD封裝CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。CPLD更適合邏輯密集型應(yīng)用，如狀態(tài)機和地址解碼器邏輯等。 靈活的輸出引腳CPLD的粗粒結(jié)構(gòu)和時序特性可預(yù)測，因此設(shè)計人員在設(shè)計流程的后期仍可以改變輸出引腳，而時序仍保持不變。然而，隨著設(shè)計密度的增加，信號不得不通過許多開關(guān)，路由延遲也快速增加，從而削弱了整體性能。 細粒FPGA結(jié)構(gòu)的優(yōu)點FPGA是細粒結(jié)構(gòu)，這意味著每個單元間存在細粒延遲。因此，與等效的FPGA相比，CPLD可工作在更高的頻率，具有更好的性能。這一能力