【正文】 參考文獻(xiàn)：[1] 潘松 黃繼業(yè) EDA技術(shù)實(shí)用教程—VHDL版（第四版）北京：科學(xué)出版社，2010[2] 王金明， ：電子工業(yè)出版社，2002 [3] 潘松 等 EDA技術(shù)與Verilog HDL北京：清華大學(xué)出版社，32。通過對(duì)具體模塊的編寫，如CNT60模塊，CNT24模塊，DAY模塊，MONTH模塊，YEAR模塊，JIAODUI模塊，顯示模塊等，加強(qiáng)了自己分析問題及編程的能力，掌握編程時(shí)該注意的語法規(guī)則，理解進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)的模塊化設(shè)計(jì)思想。通過這次萬年歷程序的設(shè)計(jì)，完成了硬件系統(tǒng)設(shè)計(jì)目標(biāo)。通過按下K1鍵的次數(shù)來選擇校對(duì)那一部分，對(duì)應(yīng)的指示燈亮，再通過按下K2鍵的次數(shù)來進(jìn)行數(shù)值選擇，進(jìn)行校對(duì)時(shí)低位不會(huì)向高位進(jìn)位。圖22 端口配置圖圖23實(shí)際電路驗(yàn)證 實(shí)際驗(yàn)證電路和驗(yàn)證結(jié)果如上圖23所示。 例如CLK時(shí)鐘輸入配置為54引腳，根據(jù)表1所示，實(shí)驗(yàn)箱上實(shí)際電路所用的輸入時(shí)鐘信號(hào)選用CLK2。圖21 將頂層原理圖中輸入輸出端引腳與試驗(yàn)箱中的輸入輸出引腳進(jìn)行匹配，才可以進(jìn)行下載驗(yàn)證。輸入的頂層原理圖如圖4所示。綜上所述，整個(gè)系統(tǒng)設(shè)計(jì)正確，萬年歷能夠正確的實(shí)現(xiàn)功能。仿真結(jié)果：如圖18所示，此時(shí)萬年歷工作于模式0，屬于正常的計(jì)時(shí)狀態(tài)，當(dāng)?shù)臀挥?jì)滿時(shí)向高位進(jìn)1，通過鍵K3,可以對(duì)顯示模式進(jìn)行切換，從顯示時(shí)分秒轉(zhuǎn)換到顯示年月日，正確的實(shí)現(xiàn)了系統(tǒng)的計(jì)時(shí)功能。對(duì)于較為復(fù)雜的系統(tǒng)而言，采用原理圖輸入的設(shè)計(jì)方法思路更加清晰，設(shè)計(jì)更加直觀。設(shè)計(jì)符合系統(tǒng)的要求，設(shè)計(jì)正確。 END。 END CASE。139。Q1=SL。Q3=FL。Q5=HL。Q7=0000。039。Q1=DL。Q3=ML。Q5=YL。Q7=Y1L。 END IF。 IF W=2 THEN W=00。139。BEGIN PROCESS(K1) BEGIN IF K139。END CONTROL。 led:OUT STD_LOGIC。ENTITY CONTROL IS PORT(SL,SH,FL,FH,HL,HH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。顯示模式切換模塊完成顯示年月日和顯示時(shí)分秒的相互切換，設(shè)置一個(gè)按鍵K3對(duì)其進(jìn)行控制，通過檢測(cè)按鍵的上升沿，對(duì)顯示模式進(jìn)行輪流切換。END。END CASE。139。039。039。039。039。NO=K2。YO=39。TL=39。SO=39。WHEN 0101=FO=39。L5=39。L4=39。L3=39。L2=39。 選通月模塊，調(diào)月 L1=39。NO=39。039。039。039。039。039。139。039。039。039。039。TL=K2。SO=39。WHEN 0011=FO=39。L5=39。L4=39。L3=39。L2=39。 選通時(shí)模塊，調(diào)時(shí) L1=39。NO=39。YO=39。TL=39。039。039。039。039。039。139。039。039。039。039。WHEN 0001=FO=K2。L5=39。L4=39。L3=39。L2=39。 模式0正常及時(shí) L1=39。YO=TI。SO=FI。END IF。IF A=5 THEN A=0000。139。BEGINPROCESS(K1,K2)BEGINIF K139。END。 FO,SO,TL,YO,NO :OUT STD_LOGIC。ENTITY JIAODUI ISPORT( K1,K2 :IN STD_LOGIC。USE 。K1進(jìn)行模式的選擇，K2的功能如同手動(dòng)時(shí)鐘脈沖，進(jìn)行調(diào)時(shí)設(shè)置。符合設(shè)計(jì)的要求，設(shè)計(jì)正確。 END。Y2=Q2。 END IF。039。139。)。 IF Q3=3 THEN Q3=(OTHERS=39。139。 PROCESS(CLK) BEGIN IF CLK39。 END IF。039。139。Q1=0000。 END IF。)。 IF Q1=9 THEN Q1=(OTHERS=39。139。BEGIN PROCESS(CLK) BEGIN IF CLK39。END YEAR。 Y1,Y2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。源程序：LIBRARY IEEE。仿真結(jié)果：圖12 平年（run=0）時(shí)月模塊仿真圖圖13 閏年（run=1）時(shí)月模塊仿真圖如圖113所示月模塊為12進(jìn)制計(jì)數(shù)器，并且12月（大月）判斷信號(hào)為00,9平年（run=0）2月的判斷輸出信號(hào)為、11月（小月）判斷信號(hào)為01，平年（run=0）2月的判斷輸出信號(hào)為10，閏年（run=1）2月的判斷輸出信號(hào)為11，與天模塊的判斷輸入信號(hào)相一致，符合設(shè)計(jì)要求，模塊的設(shè)計(jì)正確。END PROCESS。 cq1=cq3。 十二月WHEN others=NULL。 十月WHEN 00001011=pan=01。 八月WHEN 00001001=pan=01。 六月WHEN 00000111=pan=00。 四月WHEN 00000101=pan=00。 —二月WHEN 00000011=pan=00。else pan=10。139。 邏輯位相連接CASE cq5 ISWHEN 00000001=pan=00。 十二進(jìn)制計(jì)數(shù)器cq5=cq4amp。END IF。ELSE cout=39。cout=39。IF cq3=2 and cq4=1 THEN cq3=0001。cq3=0000。 THEN cq3=cq3+1。EVENT and clk=39。signal cq5: STD_LOGIC_VECTOR (7 DOWNTO 0)。 END 。 pan :OUT STD_LOGIC_VECTOR(1 DOWNTO 0)。 run :IN STD_LOGIC。USE 。源程序：LIBRARY IEEE。仿真結(jié)果：圖8 判斷信號(hào)為00時(shí)天模塊仿真圖圖9 判斷信號(hào)為01時(shí)天模塊仿真圖 圖10 判斷信號(hào)為10時(shí)天模塊仿真圖圖11 判斷信號(hào)為11時(shí)天模塊仿真圖如圖11所示，仿真結(jié)果與設(shè)計(jì)要求一致，日模塊的設(shè)計(jì)正確月模塊為12進(jìn)制計(jì)數(shù)器，同時(shí)其需要為天提供判斷信號(hào)輸出，其與天的判斷輸入信號(hào)相一致。END PROCESS。CQ1=CQ3。END CASE。END IF。 制計(jì)數(shù)器 ELSE COUT=39。COUT=39。 WHEN 11=IF CQ3=1001 AND CQ4=0010 判斷信號(hào)為11時(shí)為29進(jìn)THEN CQ3=0001。039。139。CQ4=0000。END IF。 制計(jì)數(shù)器ELSE COUT=39。COUT=39。 WHEN 01=IF CQ3=0000 AND CQ4=0011