【正文】 END a。temp=p1 WHEN count=000 ELSE 顯示數(shù)值的選擇 p2 WHEN count=001 ELSE p3 WHEN count=010 ELSE p4 WHEN count=011 ELSE p5 WHEN count=100 ELSE p6 WHEN count=101 ELSE p7 WHEN count=110 ELSE p8 。 END PROCESS clk2_label。 END IF。 ELSE data(0)=39。 IF(count=0110 or count=0010)THEN data(0)=39。 THEN choice=choicein。event and clk=39。 END PROCESS clk1_label。 THEN 計(jì)數(shù)周期為8，即掃描周期 count=count+1。event and clk=39。 SIGNAL choicein,datain : std_logic_vector(7 downto 0)。ARCHITECTURE a OF scan IS SIGNAL count : std_logic_vector(2 downto 0)。 顯示位置選擇 data :OUT std_logic_vector(7 downto 0))。 p1 :IN std_logic_vector(3 downto 0)。 p3 :IN std_logic_vector(3 downto 0)。 p5 :IN std_logic_vector(3 downto 0)。 p7 :IN std_logic_vector(3 downto 0)。ENTITY scan ISPORT( clk :IN std_logic。USE 。END aa。mcount=mm。count3=mm(11 downto 8)。 count1=mm(3 downto 0)。 END IF。and(not(mm(10 downto 9)=00))THEN mm:=mm+011000000000。 IF mm(11)=39。and (not(mm(6 downto 5)=00))THEN mm:=mm+01100000。 十六進(jìn)制轉(zhuǎn)換成十進(jìn)制 IF mm(7)=39。or(mm(3 downto 1)=000)or(mm(3 downto 2)=11))THEN mm:=mm+6。 里程超過(guò)2公里 IF (mm(1)=39。139。139。 復(fù)位， ELSIF clk39。139。里程超過(guò)2公里，接受100m輸入脈沖驅(qū)動(dòng)PROCESS(clk,reset) VARIABLE mm: std_logic_vector(15 downto 0)。WHEN judge3=0000 and judge2(3 downto 1)=000 ELSE39。 計(jì)費(fèi)20以?xún)?nèi)，en=39。139。139。139。139。139。139。139。139。SIGNAL mcount: std_logic_vector(15 downto 0)。ARCHITECTURE aa OF count99 IS SIGNAL en : std_logic。 計(jì)費(fèi)個(gè)位 count4 :OUT std_logic_vector(3 downto 0))。計(jì)費(fèi)百分位 count2 :OUT std_logic_vector(3 downto 0)。 里程個(gè)位 judge3 :IN std_logic_vector(3 downto 0)。ENTITY count99 ISPORT (clk,reset,night :IN std_logic。USE 。LIBRARY ieee。END PROCESS。 count3=mm(11 downto 8)。 count1=mm(3 downto 0)。 END IF。 END IF。END IF。 THEN IF mm(3 downto 0)=1001 THEN 十六進(jìn)制轉(zhuǎn)換成十進(jìn)制 mm:=mm+7。event and clk=39。 THEN 復(fù)位時(shí)，顯示為0 mm:=0000000000000000。BEGINIF reset=39。里程數(shù)值的十位END cdu99。里程數(shù)值的十分位 count3:OUT std_logic_vector(3 downto 0)。 clk10m輸入脈沖，reset復(fù)位 count1:OUT std_logic_vector(3 downto 0)。USE 。USE 。END behave。 WHEN (temp2=mode2)ELSE39。 當(dāng)temp1=mode1時(shí)oclk=’1’,否則=0oclk2=39。 WHEN (temp1=mode1)ELSE39。oclk1=39。 END IF。 END IF。 ELSE temp2=temp2+39。039。 加1計(jì)數(shù) END IF。 temp1=“000000” ELSE 否則 temp1=temp1+39。039。139。 分頻系數(shù)為60 mode2=000110 。 temp1,temp2為6位，記錄計(jì)數(shù)值SIGNAL temp2: std_logic_vector(5 downto 0)。 mode1,mode2為分頻系數(shù) SIGNAL mode2: std_logic_vector(5 downto 0)。END speed。ENTITY speed IS 實(shí)體取名speed PORT ( 端口描述 clk,start : IN std_logic。USE 。 LIBRARY ieee。u4 :scan PORT MAP (clk=clkin,p8=cou4,p7=cou3,p6=cou2, p5=cou1,p4=cou44,p3=cou33,p2=cou22, p1=cou11,choice=chout,data=daout)。u2 : cdu99 PORT MAP(clk=clk10,reset=resin, count1=cou1, count2=cou2,count3=cou3,count4=cou4)。SIGNAL cou1,cou2,cou3,cou4,cou11,cou22,cou33,cou44 :std_logic_vector(3 downto 0)。 END COMPONENT。 choice :OUT std_logic_vector(7 downto 0)。 p2 :IN std_logic_vector(3 downto 0)。 p4 :IN std_logic_vector(3 downto 0)。 p6 :IN std_logic_vector(3 downto 0)。 p8 :IN std_logic_vector(3 downto 0)。 END COMPONENT。 count3 :OUT std_logic_vector(3 downto 0)。 count1 :OUT std_logic_vector(3 downto 0)。 judge2 :IN std_logic_vector(3 downto 0)。 END COMPONENT。 count3:OUT std_logic_vector(3 downto 0)。 count1:OUT std_logic_vector(3 downto 0)。 END COMPONENT。ARCHITECTURE one OF project IS COMPONENT speed 分頻模塊 PORT ( clk,start : IN std_logic。 顯示位置選擇 daout : OUT std_logic_vector(7 downto 0))。 啟動(dòng)暫停輸入 nigin : IN std_logic。 脈沖輸入 resin : IN std_logic。USE 。同時(shí)班上的同學(xué)也給了我很多建議和幫助。在論文的整體設(shè)計(jì)和技術(shù)方案上，她還給了我很多建議，使我確立了論文的正確方向和設(shè)計(jì)思想，從而保證了整個(gè)課題的順序完成。在本次的畢業(yè)論文的研究設(shè)計(jì)中，喻老師給了我很多指導(dǎo)與幫助。 參考文獻(xiàn)參考文獻(xiàn)[1] 潘松. VHDL實(shí)用教程[M]. 成都：電子科技大學(xué)出版社，2000.[2] 江國(guó)強(qiáng). EDA技術(shù)與應(yīng)用[M]. 北京：電子工業(yè)出版社，2004.[3] 董麗海. 基于VHDL語(yǔ)言的出租車(chē)計(jì)費(fèi)系統(tǒng)設(shè)計(jì).《現(xiàn)代電子技術(shù)》. 2000年第3期總第146期.[4] 潘松,[M].（第三版）.北京：科學(xué)出版社，2006.[5] 何小艇 .電子系統(tǒng)設(shè)計(jì)[M].（第三版）.浙江：浙江大學(xué)出版社，2004[6] 王振營(yíng)，李滿，楊君. Protel DXP 2004 電路設(shè)計(jì)與制版實(shí)用教程［M］北京：中國(guó)鐵道出版社,2006.[7] 林愿. 基于CPLD/FPGA的出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)實(shí)現(xiàn)[J]. 湖南工程學(xué)院，電氣與信息工程系，2007.[8] 王新，付子義. EDA技術(shù)與虛擬實(shí)驗(yàn)[M].江蘇：中國(guó)礦業(yè)大學(xué)出版社，2007.[9] 黃智偉 .FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐[M].北京：電子工業(yè)出版社，2005.38致謝致謝在本課題的整個(gè)研究設(shè)計(jì)過(guò)程中，我得到了很多老師和同學(xué)的幫助，借此機(jī)會(huì)向他們表達(dá)我最誠(chéng)摯的謝意。體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強(qiáng)，使用方便、便于修改、是一個(gè)多層次的硬件描述語(yǔ)言等特點(diǎn)。這些都需要在以后的學(xué)習(xí)中更進(jìn)一步的進(jìn)行完善。本設(shè)計(jì)雖然能初步的實(shí)現(xiàn)預(yù)期效果，但在實(shí)際應(yīng)用中仍存在一些不足。并能根據(jù)仿真結(jié)果來(lái)分析設(shè)計(jì)存在的問(wèn)題及缺陷，從而能進(jìn)行程序的調(diào)試和完善。在此次設(shè)計(jì)過(guò)程中，更進(jìn)一步地熟悉了有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。里程計(jì)數(shù)模塊和計(jì)費(fèi)模塊主要是把里程和車(chē)費(fèi)轉(zhuǎn)化為4位十進(jìn)制；動(dòng)態(tài)掃描模塊是將里程和車(chē)費(fèi)顯示出來(lái)。若停止則車(chē)費(fèi)清零，等待下一次計(jì)費(fèi)的開(kāi)始。 結(jié)論結(jié)論出租車(chē)計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車(chē)啟動(dòng)，停止，暫停的狀態(tài)等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車(chē)費(fèi)。u4 :scan PORT MAP (clk=clkin,p8=cou4,p7=cou3,p6=cou2, p5=cou1,p4=cou44,p3=cou33,p2=cou22, p1=cou11,choice=chout,data=daout)。u2 : cdu99 PORT MAP(clk=clk10,reset=resin, count1=cou1, count2=cou2,count3=cou3,count4=cou4)。SIGNAL cou1,cou2,cou3,cou4,cou11,cou22,cou33,cou44 :std_logic_vector(3 downto 0)。 END COMPONENT。