用cpld實(shí)現(xiàn)單片機(jī)與isa總線接口的并行通信(參考版)
2025-06-28 18:44本頁面
【正文】 }單片機(jī)寫子程序：MCUWR：MOV DPTR，8000HMOVX DPTR，A；等待PC104讀寫數(shù)據(jù)RET。等待單片機(jī)讀走數(shù)據(jù){ }}單片機(jī)讀子程序：MCUR：MOV DPTR，400HMOVX A，DPTRRETIPC104讀數(shù)據(jù)函數(shù)：Unsigned char pcread(int port){ while ((inportb(pcrdstate)amp。while ((inportb(pcrdstate)amp。PC104讀寫數(shù)據(jù)口地址define pcrdstate 0x221 。 在本程序中，PC104采用查詢方式接收數(shù)據(jù)，單片機(jī)采用中斷方式接收數(shù)據(jù)。因?yàn)楸鞠到y(tǒng)中采用保留的口地址220H和221H，保證不會(huì)發(fā)生地址沖突。3 通信軟件設(shè)計(jì)PC104是基于ISA總線的，在系統(tǒng)軟件設(shè)計(jì)中要防止地址沖突。END。!MCSWR=(A[15..14]= =H2)amp。(PCA[9..0]= =H221)amp。IOR。!PCRD=!AENamp。(PCA[9..0]= =H220)amp。（!IOR!IOW）。DLY_CK=!AENamp。文本輸入內(nèi)容如下：SUBDESIGN Address(PCA[9..0] :INPUT；AEN，IOR，IOW ：INPUT；RSETDR，DELAY ：INPUT；A[15..14] :INPUT；RD，WR ：INPUT；DLY_D ：OUTPUT；DLY_CK ：OUTPUT；DLY_CLR ：OUTPUT；STATE ：OUTPUT；PCRD ：OUTPUT；PCWR ：OUTPUT；MCURD ：OUTPUT；MCUWR ：OUTPUT；）BEGIN！DLY_CLR=RESETDRDELAY；DLY_D=!AENamp。用ALTERA公司的硬件設(shè)計(jì)開發(fā)語言AHDL（Altera Hardware Description Language）實(shí)現(xiàn)。此時(shí)DLY_CLR信號(hào)有效（低電平），IOCHRDY信號(hào)變?yōu)楦唠娖?，PC104可以讀寫數(shù)據(jù)。如圖3所示，各信號(hào)說明如下：IOCHRDY 用來使ISA接口等待5個(gè)時(shí)鐘周期；DLY_D 延時(shí)輸入信號(hào)；DLY_CL 延時(shí)等待時(shí)鐘信號(hào)；DLY_CLR 等待清除信號(hào)，為開始下一次送數(shù)據(jù)其做準(zhǔn)備；DELAY 延時(shí)5個(gè)時(shí)鐘周期后的輸出信號(hào)，作為DLY_CLR信號(hào)的輸入；SYSCLK ISA接口的系統(tǒng)時(shí)鐘信號(hào)。PC104與單片機(jī)進(jìn)行通信，最關(guān)鍵的就是速度匹配問題。 當(dāng)PCWR信號(hào)有效時(shí)，PC104把數(shù)據(jù)鎖存于74LS374（2）中，此時(shí)INT0變?yōu)榈碗娖?；單片機(jī)產(chǎn)生外部中斷，使MCURD信號(hào)有效，從數(shù)據(jù)鎖存器74LS374（2）中取走數(shù)據(jù)。當(dāng)MCUWR信號(hào)有效時(shí)，單片機(jī)把數(shù)據(jù)鎖存于74LS374（1）中，此時(shí)PCSTAE變?yōu)楦唠娖?；PC104用STATE信號(hào)選通74LS244來判斷數(shù)據(jù)位PCD0是否為高電平，如果為高，說明單片機(jī)送來了數(shù)據(jù)，則使PCRD有效，從數(shù)據(jù)鎖存器74LS374（1）中取走數(shù)據(jù)，此時(shí)PCSTATE變?yōu)榈碗娖?，單片機(jī)通過判斷此信號(hào)為低電平來判定PC104已取走了數(shù)據(jù)，此時(shí)可以發(fā)下一個(gè)數(shù)據(jù)。圖2主要完成單片機(jī)與ISA接口通信中的數(shù)據(jù)傳輸和握手判斷。系統(tǒng)的主體部分用原理圖輸入方式，由于庫中提供現(xiàn)成的芯片，所以使用很方便。在PC104ISA部分，只用到PC104的8位數(shù)據(jù)總線D[0..7]，A[0..9]是PC104的地址總線；/IOW和/IOR是對(duì)指定設(shè)備的讀寫信號(hào)；AEN是允許DMA控制地址總線、數(shù)據(jù)總線和讀寫命令線進(jìn)行DMA傳輸以及對(duì)存儲(chǔ)器和I/O設(shè)備的讀寫；IOCHRDY是I/O就緒信號(hào)，I/O通道就緒為高，此時(shí)處理機(jī)產(chǎn)生的存儲(chǔ)器讀寫周期為4需5個(gè)時(shí)鐘周期，MCS51通過置此信號(hào)為低電平使CPU插入等待周期，從而延長(zhǎng)I/O周期；SYSCLK是系統(tǒng)時(shí)鐘信號(hào)，使系統(tǒng)與外部設(shè)備保持同步；RESETDR是上電復(fù)位或系統(tǒng)初始化邏輯信號(hào)，是系統(tǒng)總清信號(hào)。在單片機(jī)部分，D[0..7]是數(shù)據(jù)總線，A[0..15]是地址總線，RD和WR分別是讀寫信號(hào)線，INT0是單片機(jī)的外部中斷，當(dāng)單片機(jī)的外部中斷信號(hào)有效時(shí)，單片機(jī)接收數(shù)據(jù)。因此在系統(tǒng)設(shè)計(jì)中，單片機(jī)用中斷方式接收數(shù)據(jù)，PC104采用查詢方式接收數(shù)據(jù)。采用這種通信方式，數(shù)據(jù)傳輸準(zhǔn)確高速，在12MHz晶振的MCS51單片機(jī)控制的數(shù)據(jù)采集系統(tǒng)中，可以滿足與PC104 ISA總線接口實(shí)時(shí)通信的要求，通信速率達(dá)200Kbps。近年來，由于采用先進(jìn)的集成工藝和大指量生產(chǎn)，CPLD器件成本不斷下降，集成密度、速度和性能大幅度提高，一個(gè)芯片就可以實(shí)現(xiàn)一個(gè)復(fù)雜的數(shù)字電路系統(tǒng)；再加上使用方便的開發(fā)工具，使用CPLD器件可以極大地縮短產(chǎn)品開發(fā)周期，給設(shè)計(jì)修改帶來很大方便[1]。 關(guān)鍵詞：CPLD ISA總線 并行通信CPLD（Complex Programmable Logic Device）是一種復(fù)雜的用戶可編程邏輯器件，由于采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確。給出了系統(tǒng)設(shè)計(jì)方法及程序源代碼。}單片機(jī)寫子程序：
試題試卷相關(guān)推薦
鄂ICP備17016276號(hào)-1