【正文】 最后，對給過我?guī)椭睦蠋熀屯瑢W(xué)再次表示忠心的感謝！。 總的來說，這次設(shè)計(jì)的結(jié)果還是比較成功的，在設(shè)計(jì)中遇到了很多問題，最后在老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對未來有了更多的信心。 通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。通過這次設(shè)計(jì)，進(jìn)一步加深了對項(xiàng)目的了解，讓我對它有了更加濃厚的興趣。 其次，需要提高語言代碼的效率，力求用最簡潔的描述方式描述模塊的結(jié)構(gòu)和功能，以獲得最優(yōu)化硬件電路結(jié)構(gòu) 再次，本系統(tǒng)實(shí)現(xiàn)的是單純的UART模塊，并沒有達(dá)到設(shè)計(jì)特定ASIC電路設(shè)計(jì)的目的。仿真的結(jié)果表明模塊完成了其邏輯功能。四、結(jié)論本部分介紹了基于Verilog HDL設(shè)計(jì)的UART模塊，采樣點(diǎn)選擇可靠，其可以準(zhǔn)確判斷接收數(shù)據(jù)的起始，接收器與接收數(shù)據(jù)實(shí)現(xiàn)同步，串行數(shù)據(jù)能被準(zhǔn)確接收，可下載至可編程邏輯器件中實(shí)現(xiàn)UART功能。b0。b0。d0。d1。b1。d1。b1。b0。if(139。d168:beginidle = 139。b1。d1。b1。b0。b1。end839。rdsig = 139。t = t + 839。dataout[7] = rx。d136: //接收第7位數(shù)據(jù)beginidle = 139。b0。d1。presult = presult^rx。b1。end839。rdsig = 139。t = t + 839。dataout[5] = rx。d104: //接收第5位數(shù)據(jù)beginidle = 139。b0。d1。presult = presult^rx。b1。end839。rdsig = 139。t = t + 839。dataout[3] = rx。d72: //接收第3位數(shù)據(jù)beginidle = 139。b0。d1。presult = presult^rx。b1。end839。rdsig = 139。t = t + 839。dataout[1] = rx。d40: //接收第1位數(shù)據(jù)beginidle = 139。b0。d1。presult = paritymode^rx。b1。end839。rdsig = 139。t = t + 839。d0:beginidle = 139。endendalways (posedge clk)beginif(receive == 139。d175) //接收數(shù)據(jù)完成beginreceive = 139。b1。amp。 (~rx)。always (posedge clk) //檢測線路的下降沿beginrxbuf = rx。b0。reg rxbuf, rxfall, receive。reg frameerror。 //幀出錯(cuò)指示reg[7:0] dataout。output dataerror。 //UART數(shù)據(jù)輸入output dataout。input clk。串行數(shù)據(jù)的波形與發(fā)送數(shù)據(jù)dataout相一致，UART的發(fā)送模塊得到正確驗(yàn)證。d1。b0。d0。b1。d1。reg [7:0] t。reg [7:0] dataout。output[7:0] dataout。endendendmodule為了測試UART發(fā)送模塊的正確性，需要編寫一個(gè)測試模塊來測試UART發(fā)送模塊，Verilog HDL語言代碼如下：module testuart(clk, dataout, wrsig)。idle = 139。t = 839。endendcaseendelsebegintx = 139。enddefault:begint = t + 839。 //一幀資料發(fā)送結(jié)束t = t + 839。 idle = 139。d176:begintx = 139。d1。b1。b1。end839。t = t + 839。idle = 139。d144:begintx = presult。d1。b1。 //發(fā)送數(shù)據(jù)7位presult = datain[7]^presult。end839。t = t + 839。idle = 139。d112:begintx = datain[6]。d1。b1。 //發(fā)送數(shù)據(jù)5位presult = datain[5]^presult。end839。t = t + 839。idle = 139。d80:begintx = datain[4]。d1。b1。 //發(fā)送數(shù)據(jù)3位presult = datain[3]^presult。end839。t = t + 839。idle = 139。d48:begintx = datain[2]。d1。b1。 //發(fā)送數(shù)據(jù)1位presult = datain[1]^presult。end839。t = t + 839。idle = 139。d16:begintx = datain[0]。d1。b1。b0。b1)begincase(t) //產(chǎn)生起始位839。b0。endelse if(t == 839。 (~idle)) //當(dāng)發(fā)送命令有效且線路為空閑時(shí)，啟動(dòng)新的數(shù)據(jù)發(fā)送進(jìn)程beginsend = 139。endalways (posedge clk)beginif (wrsigrise amp。wrsigrise = (~wrsigbuf) amp。b0。reg[7:0] t。reg wrsigbuf, wrsigrise。 //發(fā)送數(shù)據(jù)信號(hào)reg idle, tx。 //發(fā)送命令，上升沿有效output idle。 //UART時(shí)鐘input [7:0] datain。三 模塊代碼1）UART發(fā)送模塊module uarttx(clk, datain, wrsig, idle, tx)。接收器結(jié)構(gòu)圖3）下圖是Modem模塊單元圖其主要功能是：它提供了一組通用RS232的控制信號(hào)，是的UART可以直接和（modem）連接，實(shí)現(xiàn)CPU與外接設(shè)備的通信。接受過程中，按照數(shù)據(jù)格式進(jìn)行字符裝備，濾除噪音，對數(shù)據(jù)位進(jìn)行溢出錯(cuò)，奇偶校驗(yàn)錯(cuò)，楨格錯(cuò)誤，終止錯(cuò)誤等檢驗(yàn)。其主要功能是：接受移位接收寄存器和接受控制邏輯工程。數(shù)據(jù)自動(dòng)裝入移位寄存器（tsr）并總動(dòng)完成并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并完成串行數(shù)據(jù)的發(fā)送。UART功能模塊二、模塊概述1）下圖是發(fā)送器結(jié)構(gòu)圖其主要的功能是 ：由CPU送來的待發(fā)送的并行數(shù)據(jù)，首先寫入發(fā)送FIFO。應(yīng)為異步串行通信接口具有傳輸線少，成本低，可靠性高，實(shí)現(xiàn)簡單等優(yōu)點(diǎn)，應(yīng)此在PC和外設(shè)之間的串行通信中得到廣泛的應(yīng)用，同時(shí)在當(dāng)今的嵌入式微處理器芯片的設(shè)計(jì)中，異步串行通信接口成為不可缺少的一部分。h08}。h04: ins={639。b0100}。b10000, 539。h04: ins={639。b101010}。b10000, 539。b00101, 539。h00: ins={639。b100101}。b10000, 539。b00101, 539。h00: ins={639。b100100}。b10000, 539。b00101, 539。h00: ins={639。b100010}。b10000, 539。b00101, 539。h00: ins={639。b100000}。b10000, 539。b00101, 539。h00: ins={639。h0001}。b00101, 539。h04: ins={639。h0001}。b00101, 539。h08: ins={639。assign jumpaddr={PCnew[31:28],jumpaddr_l[27:0]}。ALU_ctrl ALU_ctrl(.ALUOp(ALUOp),.funct(instruction[5:0]),.ALU_ctrl(ALUctrl))。 Branch))。add add2(.in1(signal_extend_l),.in2(PCnew),.out(add2out))。add add1(.in1(PC),.in2(3239。left_shift lshift1(.in(signal_extend),.out(signal_extend_l))。data_mem data_mem(.addr(ALUout),.data(data2),.ctrl_read(MemRead), .out(memdata),.ctrl_write(MemWrite))。