【正文】 AT24C01提供128字節(jié)的EEPROM存儲(chǔ)空間，可用于存放少量在系統(tǒng)掉電時(shí)需要保存的數(shù)據(jù)。 S3C4510B內(nèi)含一個(gè)I 2C總線主控器，可方便的與各種帶有I 2C接口的器件相連。盡管這種總線結(jié)構(gòu)沒有并行總線那樣大的吞吐能力，但由于連接線和連接引腳少，因此其構(gòu)成的系統(tǒng)價(jià)格低，器件間總線簡(jiǎn)單，結(jié)構(gòu)緊湊，而且在總線上增加器件不影響系統(tǒng)的正常工作，系統(tǒng)修改和可擴(kuò)展性好。它通過(guò)SDA(串行數(shù)據(jù)線)及SCL(串行時(shí)鐘線 )兩線在連接到總線上的器件之間傳送信息，并根據(jù)地址識(shí)別每個(gè)器件：不管是微控制器、存儲(chǔ)器、LCD驅(qū)動(dòng)器還是鍵盤接口。 注意此時(shí)應(yīng)將 S3C4510B 的 B0SIZE[1:0]置為‘11’，選擇 ROM/SRAM/FLASH Bank0 為 32 位工作方式。 作為一款 32 位的微處理器，為充分發(fā)揮 S3C4510B 的 32 位性能優(yōu)勢(shì)，有的系統(tǒng)也采用兩片 16 位數(shù)據(jù)寬度的 Flash 存儲(chǔ)器芯片并聯(lián)(或一片 32 位數(shù)據(jù)寬度的 Flash 存儲(chǔ)器芯片) 構(gòu)建 32 位的 Flash 存儲(chǔ)系統(tǒng)。32 位的存儲(chǔ)器系統(tǒng)具有較高的性能，而 16 位的存儲(chǔ)器系統(tǒng)則在成本及功耗方面占有優(yōu)勢(shì)，而 8 位的存儲(chǔ)器系統(tǒng)現(xiàn)在已經(jīng)很少使用。 下面，我們使用 HY29LV160 來(lái)構(gòu)建 Flash 存儲(chǔ)系統(tǒng)。當(dāng) HY29LV160正在進(jìn)行編程或擦除操作時(shí)，該引腳為低電平，操作完成時(shí)為高電平，此時(shí)可讀取內(nèi)部的數(shù)據(jù)。 RY/BY O 就緒/忙狀態(tài)指示。對(duì)HY29LV160 進(jìn)行硬件復(fù)位。在對(duì)HY29LV160 進(jìn)行編程和擦除操作時(shí)，控制相應(yīng)的寫命令。在讀操山東師范大學(xué)碩士學(xué)位論文31作時(shí)有效，寫操作時(shí)無(wú)效。低電平選擇字節(jié)模式，高電平選擇字模式 CE I 片選信號(hào)，低電平有效。在字節(jié)模式下，DQ[15]/A[1]用作 21 位字節(jié)地址的最低位，而 DQ[14:8]處于高阻狀態(tài)。 DQ[15]/A[1] DQ[14:0] I/O 三態(tài) 數(shù)據(jù)總線。 HY29LV160 的信號(hào)描述如表 25 所示：表 25 HY29LV160 的引腳信號(hào)描述引 腳 類型 描 述 A[19:0] I 地址總線。 其基本特性描述如下： 山東師范大學(xué)碩士學(xué)位論文30圖 29 HY29LV160 的外部連接HY29LV160 的單片存儲(chǔ)容量為 16M 位(2M 字節(jié))，工作電壓為 ～，采用48 腳 TSOP 封裝或 48 腳 FBGA 封裝，16 位數(shù)據(jù)寬度，可以 8 位(字節(jié)模式)或 16 位(字模式) 數(shù)據(jù)寬度的方式工作。主要的生產(chǎn)廠商為 ATMEL、AMD 、HYUNDAI 等，他們生產(chǎn)的同型器件一般具有相同的電氣特性和封裝形式，可通用。作為一種非易失性存儲(chǔ)器，F(xiàn)lash 在系統(tǒng)中通常用于存放程序代碼、常量表以及一些在系統(tǒng)掉電后需要保存的用戶數(shù)據(jù)等。山東師范大學(xué)碩士學(xué)位論文29圖28 SDRAM存儲(chǔ)器電路圖 Flash 存儲(chǔ)器接口電路的設(shè)計(jì) Flash 存儲(chǔ)器是一種可在系統(tǒng)(InSystem) 進(jìn)行電擦寫，掉電后信息不丟失的存儲(chǔ)器。 兩片HY57V641620的CLK端接S3C4510B的SDCLK端(Pin77 )；兩片HY57V641620的CLE 端接S3C4510B的CLE 端(Pin97 )；兩片HY57V641620的/RAS、/CAS、/WE端分別接S3C4510B的nSDRAS端(Pin95)、nSDCAS 端( Pin96)、nDWE端(Pin99)；兩片HY57V641620的A11～A0接S3C4510B的地址總線ADDR11 ～ADDR0；兩片HY57V641620的BABA0接S3C4510B 的地址總線 ADDR1ADDR12；高16位片的DQ15～DQ0接S3C4510B 的數(shù)據(jù)總線的高16位XDATA31～XDATA16 ，低16位片的DQ15～DQ0接S3C4510B 的數(shù)據(jù)總線的低16位XDATA15～XDATA0 ；高16位片的UDQM、LDQM分別接S3C4510B的nWEB3 、nWEB2 ，低16位片的UDQM、LDQM分別接S3C4510B的nWEB1 、 nWEB0。 SDRAM的控制信號(hào)較多，其連接電路也相對(duì)復(fù)雜。 山東師范大學(xué)碩士學(xué)位論文28LDQM，UDQM 數(shù)據(jù)I/O 屏蔽 在讀模式下控制輸出緩沖；在寫模式下屏蔽輸入數(shù)據(jù) DQ15～DQ0 數(shù)據(jù)總線 數(shù)據(jù)輸入輸出引腳 VDD/VSS 電源/地 內(nèi)部電路及輸入緩沖電源/地 VDDQ/VSSQ 電源/地 輸出緩沖電源/地 NC 未連接 未連接 根據(jù)系統(tǒng)需求，可構(gòu)建16位或32位的SDRAM存儲(chǔ)器系統(tǒng)，但為充分發(fā)揮32位CPU的數(shù)據(jù)處理能力，大多數(shù)系統(tǒng)采用32位的SDRAM存儲(chǔ)器系統(tǒng)。 BA0，BA1 組地址選擇 用于片內(nèi)4個(gè)組的選擇。 CKE 時(shí)鐘使能 片內(nèi)時(shí)鐘信號(hào)控制。 該系統(tǒng)中使用的是HY57V641620，簡(jiǎn)要描述一下SDRAM的基本特性及使用方法： HY57V641620存儲(chǔ)容量為4組16M位（8M字節(jié)）， ，常見封裝為54腳TSOP，兼容LVTTL接口，支持自動(dòng)刷新（ AutoRefresh）和自刷新（SelfRefresh），16位數(shù)據(jù)寬度。主要的生產(chǎn)廠商為HYUNDAI 、Winbond等。但某些ARM 芯片則沒有SDRAM刷新控制邏輯，就不能直接與SDRAM 接口，在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)應(yīng)注意這一點(diǎn)。因此，要在系統(tǒng)中使用SDRAM，就要求微處理器具有刷新控制邏輯，或在系統(tǒng)中另外加入刷新控制邏輯電路。 SDRAM具有單位空間存儲(chǔ)容量大和價(jià)格便宜的優(yōu)點(diǎn)，已廣泛應(yīng)用在各種嵌入式系統(tǒng)中。14 針 JTAG 接口定義：表22 14針JTAG接口定義引 腳 名 稱 描 述 13 VCC 接電源 山東師范大學(xué)碩士學(xué)位論文2614 GND 接地 3 nTRST 測(cè)試系統(tǒng)復(fù)位信號(hào) 5 TDI 測(cè)試數(shù)據(jù)串行輸入 7 TMS 測(cè)試模式選擇 9 TCK 測(cè)試時(shí)鐘 11 TDO 測(cè)試數(shù)據(jù)串行輸出 12 NC 未連接 20 針 JTAG 接口定義：表23 20針JTAG接口定義引 腳 名 稱 描 述 1 VTref 目標(biāo)板參考電壓，接電源 2 VCC 接電源 3 nTRST 測(cè)試系統(tǒng)復(fù)位信號(hào) 1 11120 GND 接地 5 TDI 測(cè)試數(shù)據(jù)串行輸入 7 TMS 測(cè)試模式選擇 9 TCK 測(cè)試時(shí)鐘 11 RTCK 測(cè)試時(shí)鐘返回信號(hào) 13 TDO 測(cè)試數(shù)據(jù)串行輸出 15 nRESET 目標(biāo)系統(tǒng)復(fù)位信號(hào) 119 NC 未連接 本系統(tǒng)采用 14 針的 JTAG 接口，電路圖如圖 27 所示： 圖 27 JTAG 電路山東師范大學(xué)碩士學(xué)位論文27 SDRAM 接口電路的設(shè)計(jì)SDRAM 在系統(tǒng)中主要用作程序的運(yùn)行空間，數(shù)據(jù)及堆棧區(qū)。通過(guò) JTAG 接口，可對(duì)芯片內(nèi)部的所有部件進(jìn)行訪問(wèn)，因而是開發(fā)調(diào)試嵌入式系統(tǒng)的一種簡(jiǎn)潔高效的手段。JTAG 測(cè)試允許多個(gè)器件通過(guò) JTAG 接口串聯(lián)在一起，形成一個(gè) JTAG 鏈，能實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試。目前大多數(shù)比較復(fù)雜的器件都支持 JTAG 協(xié)議，如 ARM、DSP 、FPGA 器件等。RS232C標(biāo)準(zhǔn)采用的接口是9芯或25芯的D型插頭，以常用的9芯D 型插頭為例，各引腳定義如表21所示： 表21 9芯D 型插頭引腳信號(hào)描述引 腳 名 稱 功 能 描 述 1 DCD 數(shù)據(jù)載波檢測(cè) 2 RXD 數(shù)據(jù)接收 3 TXD 數(shù)據(jù)發(fā)送 4 DTR 數(shù)據(jù)終端準(zhǔn)備好 5 GND 地 6 DSR 數(shù)據(jù)設(shè)備準(zhǔn)備好 7 RTS 請(qǐng)求發(fā)送 8 CTS 清除發(fā)送9 RI 振鈴指示要完成最基本的串行通信功能，實(shí)際上只需要 RXD、TXD 和 GND 即可，但由于RS232C 標(biāo)準(zhǔn)所定義的高、低電平信號(hào)與 S3C4510B 系統(tǒng)的 TTL 電路所定義的高、低電平信號(hào)完全不同，TTL 電路采用的是正邏輯方式，即標(biāo)準(zhǔn)邏輯“1”對(duì)應(yīng) 2V～電平，標(biāo)準(zhǔn)邏輯“0”對(duì)應(yīng) 0V～ 電平，而 RS232C 標(biāo)準(zhǔn)采用負(fù)邏輯方式，標(biāo)準(zhǔn)邏輯“1”對(duì)應(yīng)5V～15V 電平，標(biāo)準(zhǔn)邏輯“0” 對(duì)應(yīng)+5V～+15V 電平，顯然，兩者間要進(jìn)行通信必須經(jīng)過(guò)信號(hào)電平的轉(zhuǎn)換，目前常使用的電平轉(zhuǎn)換電路為 MAX232。S3C4510B的UART（通用異步收發(fā)器）單元提供兩個(gè)獨(dú)立的異步串行I/O(SIO)口，可工作于DMA方式或中斷方式。它主要用于近距離的數(shù)據(jù)傳輸。 兩級(jí)非門電路用于按鈕去抖動(dòng)和波形整形；nReset 端的輸出狀態(tài)與 Reset 端相反，以用于高電平復(fù)位的器件；通過(guò)調(diào)整 R1 和 C1 的參數(shù)，可調(diào)整復(fù)位時(shí)間。復(fù)位電路如圖 25 所示：圖 25 復(fù)位電路該復(fù)位電路的工作原理如下：在系統(tǒng)上電時(shí)，通過(guò)電阻R1向電容C1充電，當(dāng)C1兩端的電壓未達(dá)到高電平的門限電壓時(shí)，Reset端輸出為低電平，系統(tǒng)處于復(fù)位狀態(tài)；當(dāng)C1兩端的電壓達(dá)到高電平的門限電壓時(shí)，Reset端輸出為高電平，系統(tǒng)進(jìn)入正常工作狀態(tài)。復(fù)位電路可由簡(jiǎn)單的RC電路構(gòu)成，也可使用其他的相對(duì)較復(fù)雜，但功能更完善的電路。 有源晶振的1腳接5V電源，2腳懸空，3腳接地，4腳為晶振的輸出，可通過(guò)一個(gè)小電阻（此處為22歐姆）接S3C4510B的XCLK引腳。為了獲得更穩(wěn)定的運(yùn)行環(huán)境，在該系統(tǒng)中，根據(jù) S3C4510B 的最高工作頻率以及 PLL 電路的工作方式，選擇 10MHz 的有源晶振，經(jīng)過(guò) S3C4510B 片內(nèi)的 PLL 電路倍頻后，最高可達(dá) 50MHZ。內(nèi)部架構(gòu)為大端模式，外部存儲(chǔ)器可為大、小端模式— 含效率高、功能強(qiáng)的ARM7TDMI處理器核— 高性價(jià)比、基于JTAG接口的調(diào)試方案— 邊界掃描接口系統(tǒng)管理器— 支持ROM/SRAM、FLASH、DRAM和外部I/O 以8/16/32位的方式操作山東師范大學(xué)碩士學(xué)位論文19— 帶總線請(qǐng)求/應(yīng)答引腳的外部總線控制器— 支持EDO/常規(guī)或SDRAM存儲(chǔ)器— 可編程的訪問(wèn)周期（可設(shè)定0～7個(gè)等待周期）— 4字的寫緩沖— 高性價(jià)比的從存儲(chǔ)器到外圍的DMA接口一體化的指令/數(shù)據(jù)— 一體化的8KCache— 支持LRC（近期最少使用）替換算法— Cache可配置為內(nèi)部 SRAMI2C 接口— 僅支持主控模式— 串行時(shí)鐘由波特率發(fā)生器生成Ether 控制器— 帶觸發(fā)模式的DMA引擎— DMA發(fā)送/接收緩沖區(qū)（256B發(fā)送，256B接收）— MAC發(fā)送/ 接收FIFO 緩沖區(qū)（ 80B發(fā)送，16B接收）— 數(shù)據(jù)對(duì)準(zhǔn)邏輯— 支持端模式變換— 100M/10Mbps的工作速率— — 提供MII 和7線制10Mbps接口— 站管理信號(hào)生成— 片內(nèi)CAM（可達(dá)21個(gè)目的地址）— 帶暫停特性的全雙工模式— 支持長(zhǎng)/短包模式— 包拆裝PDA生成HDLC (HighLevel Data Link Control) 高層數(shù)據(jù)鏈路協(xié)議— HDLC 協(xié)議特征：標(biāo)志檢測(cè)與同步；零插入與刪除；空閑檢測(cè)和發(fā)送；FCS生成和檢測(cè)（16位）；終止檢測(cè)與發(fā)送— 地址搜索模式（可擴(kuò)展到四字節(jié)）山東師范大學(xué)碩士學(xué)位論文20— 可選擇CRC模式或非CRC模式— 用于時(shí)鐘恢復(fù)的數(shù)字PLL模塊— 波特率生成器— 發(fā)送和接收支持NRZ/NRZI/FM/ 曼切斯特?cái)?shù)據(jù)格式— 回環(huán)與自動(dòng)回波模式— 8字的發(fā)送和接收FIFO— 可選的1字或4字?jǐn)?shù)據(jù)傳送方式— 數(shù)據(jù)對(duì)準(zhǔn)邏輯— 可編程中斷— Modem接口— 高達(dá)10Mbps 的工作速率— 基于8位位組的HDLC幀長(zhǎng)度— 每個(gè)HDLC有2通道DMA緩沖描述符用于發(fā)送和接收DMA控制器— 用于存儲(chǔ)器到存儲(chǔ)器、存儲(chǔ)器到UATR、UATR到存儲(chǔ)器數(shù)據(jù)傳送的2通道通用DMA控制器，不受CPU 干預(yù)— 可由程序或外部DMA請(qǐng)求啟動(dòng)— 可增減源地址或目的地址，無(wú)論8位、16位或32位數(shù)據(jù)傳輸— 4種數(shù)據(jù)觸發(fā)模式UART— 2個(gè)可工作于DMA方式或中斷方式的UART模塊— 支持8位的串行數(shù)據(jù)發(fā)送和接收— 波特率可編程— 1位或2位停止位— 奇/偶校驗(yàn)— 間隔信號(hào)的生成與檢測(cè)— 奇偶校驗(yàn)、覆蓋和幀錯(cuò)誤檢測(cè)— 16時(shí)鐘模式— 支持紅外發(fā)送和接收定時(shí)器山東師范大學(xué)碩士學(xué)位論文21— 2個(gè)可編程32位定時(shí)器— 間隔模式或觸發(fā)模式工作可編程I/O 口— 18個(gè)可編程I/O口— 可分別配置為輸入模式、輸出模式或特殊功能模式中斷控制器— 21個(gè)中斷源，包括4個(gè)外部中斷源— 正常中斷或快速中斷模式（IRQ、FIQ）— 基于優(yōu)先級(jí)的中斷處理PLL— 外部時(shí)鐘可由片內(nèi)PLL倍頻以提高系統(tǒng)時(shí)鐘— 輸入頻率范圍：10～40MHz— 輸出頻率可以是輸入時(shí)鐘的5倍工作電壓— ，偏差不超過(guò)5%工作溫度— 0oC～70 oC工作頻率— 最高為50MHz封裝形式— 208 腳 QFP 封裝 電源電路的設(shè)計(jì)在該系統(tǒng)中需要使用 5V 和 的直流穩(wěn)壓電源，其中，S3C4510B 及外圍部件需要 的電源，其他部分外圍部件需要 5V 的電源，為簡(jiǎn)化電源電路的設(shè)計(jì)，現(xiàn)用一個(gè)穩(wěn)定的 5V 電源轉(zhuǎn)換器，然后通過(guò) DC/DC 變換電路使其轉(zhuǎn)換為 的電源。 片內(nèi)的邏輯控制電路包括： — 中斷控制器 — DRAM/SDRAM 控制器 — ROM/SRAM 和 FLASH 控制器 — 系統(tǒng)管理器 — 一個(gè)內(nèi)部 32 位系統(tǒng)總線仲裁器 山東師范大學(xué)碩士學(xué)位論文18— 一個(gè)外部存儲(chǔ)器控制器。圖 21 ARM Lin