【正文】 最后，衷心感謝各位評閱老師!感謝您們在百忙之中參與我的論文評閱工作。在論文的撰寫和設(shè)計模塊的過程中，我也得到了很多同學和朋友的幫助與支持，在這里一并表示感謝。在這里同時也要感謝指導(dǎo)老師張老師，由于對以前所學知識的遺忘，我在最初的一個星期里總是不知道該怎么入手，正是有了張老師的指點我的畢業(yè)設(shè)計才得以順利進行。參考文獻[1] J Programmabl Gate Array based timetodigital converter with 200ps resolution[J] . IEEE Transmission Instrument Meas,2000:5153.[2] R Szplet，J Kalisz and R Szymanowski. Interpolating time counter with 100ps resolution on a single FPGA device[J].IEEE Trans Instrum Meas,2000:7983.[3] R Pelka，J Kalisz and R Szplet. Nonlinearity correction of the integrated time to digital converter with direct coding[J].IEEE Trans Instrum Meas,1997:4952.[4] [M].,1986，20(4)：12 28.[5] [J].知識就是力量，2003,19(7)：1920.[6] [J].西北工業(yè)大學學報，2003，21(5)：590594.[7] FPGA 的時間序列采集器[J].核電子學與探測技術(shù),2006,26(3)：355357.[8] K Karadamonglou,N P Paschalidis. An 11Bit HighResolution and Adjustable RangeCMOS TimeToDigital Converter for Space Science Instruments[J]. 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尤其是短時間間隔的提取和系統(tǒng)的布局布線。精確度和測量范圍均達到了要求。本次畢業(yè)設(shè)計中，我除了對相關(guān)的專業(yè)知識以及相關(guān)的實驗操作進行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過程中，我還學會使用word繪圖，這次畢業(yè)設(shè)計不但讓我對本專業(yè)的相關(guān)基礎(chǔ)知識進行了很好的復(fù)習，還對原由書本上的知識進行了拓展和延伸，畢業(yè)設(shè)計不但鍛煉了我的動手能力，也鍛煉了我處理問題的能力，并且學會了許多新的知識。首先介紹了時間間隔測量的一般方法，著重介紹高精度測量原理并進行了誤差分析，利用測量原理，通過FPGA運用VHDL編程，利用FPGA(現(xiàn)場可編程門陣列)芯片設(shè)計了一個高精度時間間隔測量系統(tǒng)，該頻率計有較高的實用性和可靠性，達到預(yù)期的結(jié)果。 數(shù)碼管顯示模塊數(shù)碼管顯示模塊采用LCD數(shù)碼顯示，可將接收到的測量結(jié)果進行實時的數(shù)字顯示。15腳GND、16腳VCC（+5v）。TTL/CMOS數(shù)據(jù)從T1IN、T2IN輸入轉(zhuǎn)換成RS232數(shù)據(jù)從T1OUT、T2OUT送到電腦DB9插頭；DB9插頭的RS232數(shù)據(jù)從R1IN、R2IN輸入轉(zhuǎn)換成TTL/CMOS數(shù)據(jù)后從R1OUT、R2OUT輸出。其中13腳（R1IN）、12腳（R1OUT）、11腳（T1IN）、14腳（T1OUT）為第一數(shù)據(jù)通道。 　　第二部分是數(shù)據(jù)轉(zhuǎn)換通道。由6腳和4只電容構(gòu)成。： 數(shù)據(jù)存儲模塊，F(xiàn)PGA內(nèi)部通信模塊可實現(xiàn)數(shù)據(jù)向外部的傳輸，外接MAX232可將存儲的測試結(jié)果傳輸?shù)斤@示模塊，由數(shù)碼管顯示出來。圖 數(shù)據(jù)處理模塊對測量數(shù)據(jù)進行處理時，將數(shù)據(jù)合并為二進制，最后分八位一組傳輸，模塊引腳說明如下：CLK200MHz：由 PLL輸出的時鐘信號，為系統(tǒng)工作時鐘，在此作為粗測量的計數(shù)時鐘；RST：系統(tǒng)復(fù)位信號；cout[7..0]:8位數(shù)據(jù)信號輸入，此信號為粗測量小計數(shù)器的輸出；carry_cout[29..0]:30位數(shù)據(jù)信號輸入，此信號為粗測量大計數(shù)器的輸出； delay_out[6..0]:7為數(shù)據(jù)信號輸入，此信號由細測量的結(jié)果；result[7..0]： 8位數(shù)據(jù)信號輸出，將輸入數(shù)據(jù)進行處理后的結(jié)果分為以 8為單位的輸出。于是選擇了雙計數(shù)器的辦法，也 就是用一個小的計數(shù)器來驅(qū)動一個大的計數(shù)器，大計數(shù)器依靠小計數(shù)器的進位信號作使能端，進行計數(shù)。會給后面數(shù)據(jù)處理帶 來負擔。大的計數(shù)器實現(xiàn)起來，其實只不過是位數(shù)增加一些而己。這種消除不穩(wěn)定狀態(tài)的方法對粗計數(shù)器的開始工作可能提前或延遲了一個周期，導(dǎo)致計數(shù)錯誤。通常不穩(wěn)定狀態(tài)在高速的情況下更容易發(fā)生，何況采樣時鐘高達200MHz，而通常一個時鐘周期只有5ns。保持時間是指在觸發(fā)器的時鐘信號上升沿到來之后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。但是在實現(xiàn)上，數(shù)字電路對數(shù)據(jù)和時鐘的關(guān)系有一定的要求，也就是建立時間(Setup time)和保持時間(Hold time)必須得到滿足，否則輸出狀態(tài)就不穩(wěn)定，結(jié)果就不可預(yù)計。、。Altera公司生產(chǎn)的 CycloneII系列芯片EP2C8Q208C8N是一款高性能的 FPGA 芯片， 它提供了強大的時鐘管理，每個器件有鎖相環(huán) PLL，具有 PLL 重配置、擴頻時鐘、可變相移和延遲偏移等功能，滿足片內(nèi)和片外的時鐘管理。在 FPGA 的設(shè)計中最好的時鐘方案是由專門的全局時鐘輸入引腳驅(qū)動單個主時鐘去控制設(shè)計中的每一個觸發(fā)器。在 FPGA中通常采用四種時鐘：全局時鐘、門控時鐘、多級邏輯時鐘和波動時鐘。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程.主控電路如圖所示： 主控芯片F(xiàn)PGA管腳圖主控芯片的外接電路如圖所示： 主控芯片的外接電路 外接電路的作用是：起擴展作用，使得FPGA可以與更多外界模塊連接，擴充FPGA的功能，達到想要的目的。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。該型號FPGA有138個I/O口，～，工作溫度為0℃ ～ 85℃。圖中各單元功能如下: 邏輯控制單元實現(xiàn)短時間間隔提取、數(shù)據(jù)讀取控制等，短時間間隔測量單元基于PLL量化測量短時間間隔，測量數(shù)據(jù)進編碼單元轉(zhuǎn)化為二進制數(shù)據(jù)，由于基于PLL的時間量化間隔為5/6ns, 數(shù)字時間轉(zhuǎn)換器將量化間隔計數(shù)值轉(zhuǎn)化為時間，高速計數(shù)器用于對基準時鐘計數(shù),得到粗量化的結(jié)果, 可以通過增加計數(shù)器量程擴大時間間隔測量范圍，時間校正單元將數(shù)據(jù)進行校正、整合處理并輸出。因此基于FPGA內(nèi)部的PLL鎖相單元, 利用高速時鐘的精確移相延遲, 實現(xiàn)優(yōu)于1ns的量化時間間隔, 與高速時鐘計數(shù)器相結(jié)合, 使時間間隔測量范圍達到200ns43s、精度達到0. 83ns, 。計器單元顯示單元通信單元處理單元信號源存儲單元圖 時間間隔測量系統(tǒng)框圖目前國際上在短時間間隔測量領(lǐng)域已達到15ps 200ps量級, 其實現(xiàn)主要基于CMOS工藝和ASIC電路, 工藝要求嚴格、設(shè)計周期長、開發(fā)費用高昂、設(shè)計不夠靈活。 其中，時鐘有外部電源及FPGA內(nèi)部PLL鎖相環(huán)提供，其余模塊均有FPGA結(jié)合外部電路實現(xiàn)。在時基周期和測時分辨率固定的情況下，差分延遲時間內(nèi)插所需延遲單元的數(shù)目也要少于單一的時基延遲內(nèi)插或事件信號內(nèi)插方式[2426]?；跁r鐘信號延遲的內(nèi)插方法需要 Δτ= Tclk/N個延遲單元，隨著 Δτ 減小，延遲數(shù)且呈現(xiàn)增加趨勢，針對這一問題，提出了差分信號雙延遲的時間內(nèi)插方法，具體實現(xiàn)過程如圖 ：圖 差分延遲時間內(nèi)插圖 (start/stop)信號延遲τ1要大于τ2，當鎖存電路的輸出由1跳變?yōu)?時,輸出結(jié)果，測量的分辨率為 Δτ=τ1?τ2 。而CLKi ?1 的上升沿與CLKi，的上升沿之間的時間間隔為 Δτ。{CLKn }經(jīng)過時鐘分配電路，可得到相移為2π/ N 時鐘信號集{CLKn}。假定時基信號周期為Tclk，Δτ= Tclk/N，在時基延遲時間內(nèi)插中，時基信號延遲τ1 ，若滿足τ1/ Δτ為整數(shù)，并且τ1/Δτ與 N互質(zhì)，可以保證數(shù)字移相時鐘信號的相位與原時基信號的相位均勻分布在 0至 2π之間。兩種延遲時間內(nèi)插方法的測時分辨率都等于延遲單元的延遲 Δτ，延遲單元的延遲特性直接影響了延遲時間內(nèi)插方法的分辨率與精度。適當選取延遲單元的延遲 Δτ，使 Δτ = Tclk / N，N為整數(shù)，采用時鐘數(shù)字移相技術(shù)可以獲取一系列的同頻時鐘信號CLKi(0 ≤ i ≤ N ) ，用 N個時鐘信號對事件信號 EVENT 進行鎖定，鎖定輸出結(jié)果為Qi(0≤i≤N)，Qi可以量化 EVENT與CLK0之間的時間間隔，從而實現(xiàn)時間內(nèi)插。(2) 時鐘信號延遲內(nèi)插如果對時鐘信號CLK0進行延遲，將會得到一個與時基信號同頻的時鐘信號，兩個時鐘信號的相位不同。如表 ：表 事件延遲內(nèi)插技術(shù)的量化編碼量化值Q0Q1Q2Q3Q4Q5Q6Q7Q8Q901000000000111000000002111000000031111000000411111000005111111000061111111000711111111008111111111091111111111在整個時間內(nèi)插過程中，1 的個數(shù)在隨著量化值的增加遞加，1 和 0 交替處對應(yīng)位置反映了時間內(nèi)插的量化值。鎖存信號上升沿鎖定事件信號經(jīng)過各延遲單元后的狀態(tài)。[22]。 事件延遲內(nèi)插器事件信號沿經(jīng)過延遲補償后，出現(xiàn)在補償延遲電路的輸出端，之后維持高電平。根據(jù)延遲單元所處的位置，時間內(nèi)插技術(shù)分為事件(start/stop)信號延遲內(nèi)插和時鐘信號延遲內(nèi)插。通過多次試驗發(fā)現(xiàn)，當相對位置相同且數(shù)據(jù)傳輸端口一致時，邏輯單元間的連線將是一致的，連線延遲也是相同的。 (2) 邏輯單元間連線的延遲 邏輯單元之間的連線有很多種，信號經(jīng)