【正文】 在論文即將完成之際，不僅僅要感謝我的導(dǎo)師與父母，更有多少可敬的同學(xué)、朋友給了我無(wú)言的幫助，在這里請(qǐng)接受我誠(chéng)摯謝意！ 現(xiàn)在的自己已經(jīng)不再是剛進(jìn)大學(xué)時(shí)的那個(gè)小男生了，四年的磨礪讓我的肩頭多了一份責(zé)任和承擔(dān)，已經(jīng)踏入社會(huì)開(kāi)始工作的我，面臨的抉擇和困難也非常之多，但是不管前途多么的未知和艱難，我會(huì)毫無(wú)畏懼地前行。在本次畢業(yè)設(shè)計(jì)中，劉老師在畢業(yè)設(shè)計(jì)的理解和設(shè)計(jì)方面給與了我大量的指導(dǎo)與幫助，為我提供了一個(gè)良好的精神氛圍，讓我學(xué)到了許多專業(yè)知識(shí)，掌握了解決問(wèn)題的方法，也獲得了實(shí)踐鍛煉的機(jī)會(huì)。劉老師對(duì)專業(yè)知識(shí)的淵博，高尚的師德，平易近人的品德對(duì)我有著深遠(yuǎn)的影響。首先要感謝我的導(dǎo)師劉曦老師，本論文從選題到完成，每一步都在劉老師的耐心指導(dǎo)下完成，傾注了導(dǎo)師大量的心血。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 36 頁(yè) 共 37 頁(yè) 致 謝四年的讀書(shū)生活在這個(gè)季節(jié)即將劃上一個(gè)句號(hào)，而對(duì)于我的人生卻只是一個(gè)逗號(hào)，我將面對(duì)又一次征程的開(kāi)始。FPGA 內(nèi)部采用狀態(tài)機(jī)結(jié)構(gòu), 遇到干擾時(shí), 能很快從異常狀態(tài)轉(zhuǎn)入正常工作狀態(tài), 保證了控制系統(tǒng)具有高的可靠性。在本設(shè)計(jì)中，采用的數(shù)字比較器為5位, 若增加數(shù)字比較器的位數(shù), 就可以提高電機(jī)轉(zhuǎn)速的控制精度。目前很少采用FPGA對(duì)步進(jìn)電機(jī)進(jìn)行控制設(shè)計(jì)，本論文采用了此先進(jìn)的技術(shù)對(duì)直流電機(jī)進(jìn)行控制設(shè)計(jì)，設(shè)計(jì)了一個(gè)功能完善的全數(shù)字步進(jìn)電機(jī)控制系統(tǒng)。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 35 頁(yè) 共 37 頁(yè) 結(jié) 論對(duì)于直流電機(jī)的控制設(shè)計(jì)，可以利用的主要有三種方法，分別是模擬電路的方法、單片機(jī)的方法和應(yīng)用專用邏輯電路的方法。然后詳細(xì)講解了整個(gè)電路被分成若干個(gè)模塊，并分別進(jìn)行了仿真。通過(guò)按鍵EN1的閉合與斷開(kāi)可以改變H[]的值（，），從而改變直流電機(jī)的PWM占空比，達(dá)到改變直流電機(jī)速度的目的[16]。其具體的操作如下：當(dāng)按下鍵Z_F鍵，電機(jī)正轉(zhuǎn)（），松開(kāi)鍵時(shí)，電機(jī)反轉(zhuǎn)（）。Z_F是電機(jī)的方向按鍵，選擇PWM波形的進(jìn)入方向，當(dāng)其為1時(shí)，電機(jī)正轉(zhuǎn)，反之，反轉(zhuǎn)。兩路計(jì)數(shù)器同時(shí)加到數(shù)字比較器bijiaoqi上，當(dāng)CNTB的值小于設(shè)定值時(shí)，數(shù)字比較器輸出高電平，當(dāng)CNTB的值大于設(shè)定值時(shí)，數(shù)字比較器輸出低電平。CNTA是可控的加減計(jì)數(shù)器，u_d控制其計(jì)數(shù)的方向，EN1用于設(shè)定其初值，當(dāng)EN1由高電平變?yōu)榈碗娖綍r(shí)，就完成了設(shè)定值。 H[4..0]=02H仿真圖形 H[4..0]=04H仿真圖形 H[4..0]=08H仿真圖形 仿真結(jié)果分析從以上的仿真圖形可以看出，本設(shè)計(jì)中的各項(xiàng)功能夠很好的實(shí)現(xiàn)。所以通過(guò)改變EN1的值可以改變直流電機(jī)的PWM占空比，從而改變直流電機(jī)的速度。因?yàn)镃NTB是5位的計(jì)數(shù)器，所在本設(shè)計(jì)中直流電機(jī)轉(zhuǎn)速細(xì)分為32級(jí)。 啟動(dòng)仿真圖形 停止仿真圖形 加/減速仿真鍵盤EN1控制電機(jī)是否允許變速。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 32 頁(yè) 共 37 頁(yè) 電機(jī)正轉(zhuǎn) 電機(jī)反轉(zhuǎn) 啟動(dòng)/停止控制仿真Start鍵是電機(jī)的啟動(dòng)鍵，當(dāng)按下start鍵時(shí)，start=1，電機(jī)進(jìn)入運(yùn)行狀態(tài)。當(dāng)要求電機(jī)正轉(zhuǎn)時(shí)，只需要按下鍵z_f，表示z_f輸出高電平，即z_f=1，PWM輸出波形從正端Z進(jìn)入H橋，電機(jī)正轉(zhuǎn)。當(dāng)start=0時(shí)，與門關(guān)閉，電機(jī)停止轉(zhuǎn)動(dòng)。 控制電路邏輯圖。當(dāng)Z/F=1時(shí)PWM輸出波形從正端Z進(jìn)入H橋電機(jī)正轉(zhuǎn)。當(dāng)START端接高電平時(shí)，表示電源接通，電機(jī)開(kāi)始運(yùn)轉(zhuǎn)；當(dāng)START端接低電平時(shí)，電機(jī)停止運(yùn)轉(zhuǎn)。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 30 頁(yè) 共 37 頁(yè) 數(shù)字比較器輸出仿真圖形 控制模塊FPGA中的工作/停止控制和正/反轉(zhuǎn)方向控制電路，其兩個(gè)二選一多路選擇器加上兩個(gè)與門根據(jù)邏輯原理組合而成。細(xì)分計(jì)數(shù)器的初值我設(shè)為08H，也就是十進(jìn)值的8，當(dāng)計(jì)數(shù)器CNTB的值小于8時(shí)，AGB輸出高電平；當(dāng)計(jì)數(shù)器CNTB的值大于8時(shí)，AGB的輸出值為低電平，從而產(chǎn)生PWM波形。為了便于連續(xù)變速控制, 在計(jì)數(shù)器的CLK端通過(guò)“與”門, 加入了CLK2外部變速控制附加時(shí)鐘, 并由EN1信號(hào)制是否允許變速。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 29 頁(yè) 共 37 頁(yè) 比較器代碼封裝。為了便于觀察防真波形，在CNTB的輸出加上B[4..0]。 當(dāng)CNTB輸出值大于細(xì)分計(jì)數(shù)器CNTA輸出的規(guī)定值時(shí), 比較器輸出低電平。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 28 頁(yè) 共 37 頁(yè) CNTB的代碼封裝 。 CNTA仿真圖形 CNTB代碼封裝及仿真 CNTB是一個(gè)簡(jiǎn)單的5位二進(jìn)制計(jì)數(shù)器，它的工作原理和CNTA的原理很相似，只是在CNTA的時(shí)鐘端加了一個(gè)使能端EN1控制其加減的方向。使能端EN1設(shè)定計(jì)數(shù)器值的初值，當(dāng)EN1由1變?yōu)?的時(shí)候，無(wú)論U_D如何表化計(jì)數(shù)器的值都不會(huì)發(fā)生變化，這樣就完成了計(jì)數(shù)器的設(shè)定值。 FPGA中PWM脈寬調(diào)制信號(hào)產(chǎn)生電路 CNTA代碼封裝及仿真可控的加減計(jì)數(shù)器CNTA中的端口U_D控制計(jì)數(shù)器的方向，EN1是計(jì)數(shù)器的使能端，控制計(jì)數(shù)器初值的變化。5位二進(jìn)制計(jì)數(shù)器在CLK0的作用下,鋸齒波計(jì)數(shù)器輸出周期性線性增加的鋸齒波?？煽氐募訙p計(jì)數(shù)器做細(xì)分計(jì)數(shù)器，確定脈沖寬度。接著就對(duì)PWM脈寬調(diào)制信號(hào)產(chǎn)生電路的VHDL描述與仿真、方向電路的VHDL描述與仿真進(jìn)行詳細(xì)的分析[15]。其中PWM脈寬調(diào)制信號(hào)產(chǎn)生電路由可控的加減計(jì)數(shù)器CNTA、5位二進(jìn)制計(jì)數(shù)器CNTB、數(shù)字比較器bijiaoqi三部分組成，方向控制電路由兩個(gè)二選一電路bijiaoqi組成。之后對(duì)仿真軟件QuartusⅡ作了簡(jiǎn)單的介紹，以及軟件的設(shè)計(jì)流程。QuartusⅡ設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開(kāi)發(fā)環(huán)境，它包含整個(gè)FPGA和CPLD設(shè)計(jì)階段的解決方案[14]。使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 VHDL設(shè)計(jì)流程 VHDL設(shè)計(jì)流程 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 24 頁(yè) 共 37 頁(yè) QuartusⅡ開(kāi)發(fā)系統(tǒng)介紹QuartusⅡ是Altera公司提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界最大的可編程邏輯器件供應(yīng)商之一?！　¤b于VHDL具有以上諸多優(yōu)點(diǎn)，只要開(kāi)發(fā)者具備一定的高級(jí)語(yǔ)言程序設(shè)計(jì)基礎(chǔ)，擁有Pascal、C等計(jì)算機(jī)高級(jí)語(yǔ)言的基礎(chǔ)，同時(shí)又了解一些基本數(shù)字電路的設(shè)計(jì)方法，在此基礎(chǔ)上來(lái)學(xué)習(xí)VHDL程序設(shè)計(jì)應(yīng)該是比較容易的，可以輕松地掌握VHDL使硬件工作軟件化。甚至不必編寫(xiě)任何測(cè)試向量便可以進(jìn)行源代碼級(jí)的調(diào)試。這種調(diào)試器比較著名的有Aldec的AcTIveHDL。VHDL調(diào)試的過(guò)程是相當(dāng)靈活的：一方面可以使用傳統(tǒng)的調(diào)試方法，比如適用傳統(tǒng)的波形激勵(lì)或編寫(xiě)測(cè)試向量；另一方面，可以使用一些VHDL原碼調(diào)試器，這類調(diào)試器可以大大加快VHDL程序調(diào)試的速度，因?yàn)樗梢韵裾{(diào)試軟件一樣單步跟蹤調(diào)試每一條語(yǔ)句，并且可以設(shè)置斷點(diǎn)，觀察內(nèi)部變量等。這些也是為什么把VHDL稱為“編程語(yǔ)言”的原因。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 23 頁(yè) 共 37 頁(yè) 第二，VHDL采用類似高級(jí)語(yǔ)言的語(yǔ)句格式完成對(duì)硬件行為的描述，具備更強(qiáng)的模塊化能力，并擁有良好的可讀性以及程序的移植性。　　第一，它是可以用來(lái)描述邏輯設(shè)計(jì)的結(jié)構(gòu)，比如邏輯設(shè)計(jì)中有多少個(gè)子邏輯，而這些子邏輯又是如何連接的。它通過(guò)對(duì)硬件行為的直接描述來(lái)實(shí)現(xiàn)對(duì)硬件的物理實(shí)現(xiàn)，代表了當(dāng)今硬件設(shè)計(jì)的發(fā)展方向。掌握VHDL，利用VHDL設(shè)計(jì)電子電路，是當(dāng)前進(jìn)行技術(shù)競(jìng)爭(zhēng)的一項(xiàng)基本技能和強(qiáng)有力工具[13]。1995年我國(guó)國(guó)家技術(shù)監(jiān)督局制定的《CAD通用技術(shù)規(guī)范》推薦將VHDL作為我國(guó)電子設(shè)計(jì)自動(dòng)化硬件描述語(yǔ)言的國(guó)家標(biāo)準(zhǔn)?？傊?，VHDL是EDA技術(shù)最重要的應(yīng)用工具。如用VHDL的順序語(yǔ)句可以描述多路選擇器、譯碼器等以并行工作為特征的電路，但實(shí)際電路并不按照逐個(gè)順序判斷的工作方式進(jìn)行。當(dāng)然，VHDL仍舊保留著計(jì)算機(jī)語(yǔ)言的基本特征。電路系統(tǒng)內(nèi)各功能個(gè)模塊的工作狀態(tài)可以相互獨(dú)立、互補(bǔ)相關(guān)，也可以互為結(jié)果；也就是說(shuō)，任一時(shí)刻，電路系統(tǒng)中可有許多相關(guān)的和不相關(guān)的時(shí)間同時(shí)發(fā)生，為適應(yīng)實(shí)際電路系統(tǒng)的工作方式，VHDL以順序和并行的多種語(yǔ)句方式對(duì)同一時(shí)刻電路中所有可能發(fā)生的時(shí)間進(jìn)行描述。由于VHDL是一種硬件描述語(yǔ)言，設(shè)計(jì)者需要較多的了解數(shù)字電路與邏輯設(shè)計(jì)方面的電路知識(shí)；而更為重要的是必須以一種并行語(yǔ)言的思路去理解和應(yīng)用VHDL。VHDL標(biāo)準(zhǔn)、規(guī)范，語(yǔ)法較為嚴(yán)格，采用VHDL的設(shè)計(jì)不必改變?cè)闯绦?，只需改變類屬參?shù)或函數(shù)，就可以改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。運(yùn)用VHDL設(shè)計(jì)系統(tǒng)硬件具有相對(duì)獨(dú)立性，設(shè)計(jì)中沒(méi)有嵌入與工藝有關(guān)的信息，對(duì)硬件的描述與具體的工藝技術(shù) 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 22 頁(yè) 共 37 頁(yè)和硬件結(jié)構(gòu)無(wú)關(guān)。利用VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，對(duì)大系統(tǒng)的早期設(shè)計(jì)，可在遠(yuǎn)離門級(jí)的高層次上進(jìn)行模擬，以利用設(shè)計(jì)者確定整個(gè)設(shè)計(jì)結(jié)構(gòu)和功能的可行性。VHDL作為EDA的重要組成部分，提供了借助計(jì)算機(jī)進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的一種很好的手段。從ASIC的設(shè)計(jì)到PCB系統(tǒng)的設(shè)計(jì)，VHDL電路描述語(yǔ)言都能派上用場(chǎng)，所以VHDL電路設(shè)計(jì)毫無(wú)疑問(wèn)的成為硬件設(shè)計(jì)工程師的必備工具。由于半導(dǎo)體編程技術(shù)的快速進(jìn)步，VHDL所能提供的高階電路描述語(yǔ)言方式，是復(fù)雜的電路可以通過(guò)VHDL編輯器的電路方式，輕易而快速的達(dá)到設(shè)計(jì)的規(guī)格。此語(yǔ)言設(shè)計(jì)技術(shù)齊全、方法靈活、可與制作工藝無(wú)關(guān)、編程易于共享，所以成為硬件描述語(yǔ)言的主流，成為標(biāo)硬件描述語(yǔ)言。1986年IEEE標(biāo)準(zhǔn)化組織開(kāi)始工作，討論VHDL標(biāo)準(zhǔn)語(yǔ)言，歷時(shí)一年有余，1987年12月通過(guò)標(biāo)準(zhǔn)審查，并宣布實(shí)施，即IEEE STD 10761987[LRM87]。VHDL工作小組于1981年6月成立，提出了一個(gè)滿足電子設(shè)計(jì)各種要求的能夠作為工業(yè)標(biāo)準(zhǔn)的HDL。隨著研究的深入，利用硬件描述語(yǔ)言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)，也在探索中。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 21 頁(yè) 共 37 頁(yè)5 硬件描述語(yǔ)言VHDL及開(kāi)發(fā)系統(tǒng)QuartusⅡ 硬件描述語(yǔ)言是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、