【正文】 END SYN。BEGINq = sub_wire0(7 DOWNTO 0)。q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。湖北經(jīng)濟學院本科畢業(yè)（設計）論文36PORT (clock0 : IN STD_LOGIC 。width_a : NATURAL。outdata_reg_a : STRING。operation_mode : STRING。lpm_type : STRING。intended_device_family : STRING。clock_enable_output_a : STRING。COMPONENT altsyncramGENERIC (address_aclr_a : STRING。END sin_rom。clock : IN STD_LOGIC 。USE 。USE 。}}VHDL 語言程序sin_rom 存儲器 megafunction wizard: %ROM: 1PORT% GENERATION: STANDARD VERSION: MODULE: altsyncram ============================================================ File Name: Megafunction Name(s): altsyncram Simulation Library Files(s): altera_mf ============================================================ ************************************************************ THIS IS A WIZARDGENERATED FILE. DO NOT EDIT THIS FILE! Build 222 10/21/2022 SJ Full Version ************************************************************Copyright (C) 19912022 Altera CorporationYour use of Altera Corporation39。printf(%d: %d。i1024。double s。參考文獻[1] 龐健濤. 基于 DDS 技術高精度移相器的實現(xiàn) [M]， 西安電子工程研究所,2022[2] 潘松,黃繼業(yè). EDA 技術使用教程（第三版）[M]， 科學出版社，2022 [3] 王振紅. VHDL 數(shù)字電路設計與應用實踐教程 [M] ，北京機械工業(yè)出版社，2022[4] 王金明,冷自強. EDA 技術與 Verilog 設計[M]，科學出版社，2022湖北經(jīng)濟學院本科畢業(yè)（設計）論文33[5] 樊昌信. 通信原理教程[M],電子工業(yè)出版社，2022[6] 夏宇聞. Verilog 數(shù)字系統(tǒng)設計教程[M],北京航空航天大學出版社，2022[7] 陳華鳴. 頻移鍵控及其應用[J],現(xiàn)代計算機，2022[8]Rodger ,William of Communications,Fifth York:John Wileyamp。在論文即將完成之際，我的心情無法平靜，從開始選入課題到論文的順利完成，有多少可敬的師長，同學，朋友給了我無言的幫助，在這里請接受我誠摯謝意！同時也感謝系里為我提供良好的做畢業(yè)設計的環(huán)境。您治學嚴謹，思想深邃，視野開闊，知識淵博，在與您的接觸中，在潛移默化的過程中，不僅讓我學到了許多的學術知識，而且讓我領會了基本的思考方式，接受了全新的思想觀念，樹立了宏偉的湖北經(jīng)濟學院本科畢業(yè)（設計）論文32學術目標，在論文題目的選定后，經(jīng)由您的悉心的點撥，讓我領悟到許多的東西，讓我成功的完成了畢業(yè)設計和論文的撰寫。偉人、名人為我所崇拜，可是我更急切要把我的敬意和贊美先給一位平凡的人，我的導師。致 謝四年的讀書生活在這個季節(jié)即將劃上一個句號，而于我的人生卻只是一個逗號，我將面對又一個征程的開始。由于這次做畢業(yè)設計的時間有點緊，同時調試時也遇到了困難，但是通過自己的努力，和老師及同學的熱心幫助，一起克服困難，也讓我知道了合作的重要性和意義。 最后我們要注意的是，在 QuartusⅡ 中引腳鎖定要正確，與開發(fā)板連接的時候，連線不要連錯了。為了做這次畢業(yè)設計，重新翻閱了 EDA 和通信原理的課本，又重新熟悉和掌握了以前的知識。在設計的過程中，需要深刻的理解 DDS 與 FSK 的原理以及對于 VHDL 語言，Qurtus ∏軟件的認識，這些都在無形中鍛煉了我的思維和能力。（3）硬件測試點擊 start，開始下載程序，當下載條顯示 100%時，表示程序已下載到開發(fā)板上，可以在開發(fā)板上進行測試看現(xiàn)象。在 Hardware Setup 對話框中，雙擊此選項卡中的選項 USBBlaster 之后，單擊 close 按鈕，關閉對話框即可。在工程管理窗選擇 Tools Programmer 命令，在 Mode 下拉列表框中有四種編程模式可以選擇:JTAG、Passive Serial、Active Serial Programming 和 InSocket Programming，默認模式是選擇 JTAG。此后就可以準備將編譯好的文件下載到實驗系統(tǒng)的 FPGA 中去了。這種方法適合于引腳數(shù)量較少的目標器件。 另外還可以用更直觀的圖形方式來完成引腳鎖定:先在 Assignments 下的Device 命令中選擇我們所用開發(fā)板上 FPGA 的型號，再在 Assignments—Pins 命令下，將彈出目標器件的引腳圖編輯窗口。 （3）雙擊 TO 欄的 New，選擇 Node Finder，單擊 List 按鈕，雙擊左欄需湖北經(jīng)濟學院本科畢業(yè)（設計）論文27鎖定的信號名，這些信號即跳到右欄。接下來對模塊的設置過程見圖 16: 湖北經(jīng)濟學院本科畢業(yè)（設計）論文24 圖 16 ROM 模塊的設置及生成的原理圖 圖 17 sin_rom 的仿真圖 信號源的仿真 圖 18 DDS 信號源的仿真 圖 19 DDS 信號源的正弦波形圖（三）選擇器仿真 圖 20 選擇器的仿真（四）FSK 調制器軟件仿真湖北經(jīng)濟學院本科畢業(yè)（設計）論文25 圖 21 FSK 調制器波形的仿真(五)數(shù)字基帶信號仿真 調用鎖相環(huán)模塊，步驟如圖 22: 圖 22 鎖相環(huán)設計（Qurtus ∏軟件中 Verilog HDL 及 VHDL 語言程序見附錄）湖北經(jīng)濟學院本科畢業(yè)（設計）論文26 五、系統(tǒng)調試/硬件測試（一）硬件調試方法 該設計主要是在 FPGA 上進行調試，我們應用的硬件開發(fā)板是 DE2115，F(xiàn)PGA 芯片是 CycloneⅣ EP4CE115F29C7。湖北經(jīng)濟學院本科畢業(yè)（設計）論文23 設計步驟如下: (1). 格式文件 首先，在 Quartus Ⅱ中打開 MIF 文件編輯窗，即選擇 File 下的 New 命令，并在 New 窗口中選擇 Memory File 欄的 Memory Initialization File 項，單擊按鈕OK 后產(chǎn)生 MIF 數(shù)據(jù)文件大小選擇窗口，在此根據(jù)存儲器的地址和數(shù)據(jù)寬度選擇參數(shù)，根據(jù)本設計，對應地址線是 10 位，選 Number 為 1024，對應數(shù)據(jù)寬為 8 位，選擇Word size 為 8 位，按 OK 按鈕， 數(shù)據(jù)表格，將此數(shù)據(jù)文件保存為。LPM 是參數(shù)可設置模塊庫的縮寫，在許多設計中，必須利用宏功能模塊才可以使用一些 Altera 器件中特定模塊的硬件功能，例如各類片上存儲器、DSP 模塊、嵌入式鎖相環(huán) PLL 等。 （8）啟動仿真器并觀察仿真結果，現(xiàn)在所有設置進行完畢后，選擇 Processing Start Simulation 命令，直到出現(xiàn) Simulation was successful，仿真結束，如果希望觀察到可形成類似模擬波形的數(shù)字信號波形，可以右擊所要觀察的總線信號名，在彈出的菜單中選擇總線顯示模式 Bus Display Format 為 Unsigned Line Chart，即可獲得“模擬”信號波形。在右側的 Simulation mode 下拉列表框中選擇 Timing，即選擇時序仿真，并選擇仿真激勵文件名。 （6）總線數(shù)據(jù)格式設置和參數(shù)設置，對于總線數(shù)據(jù)格式的輸入雙擊此信號左邊的“+”，將彈出對該信號數(shù)據(jù)格式設置的 Node Properties 對話框，在對話框的Radix 的下拉列表框中有 4 種選擇，這里可選擇十六進制 Hexadecimal 表達方式，另外要對該信號設置輸入數(shù)據(jù)，用鼠標在該信號的某一數(shù)據(jù)區(qū)拖拉出一塊藍色區(qū)域，然后在左側選擇需要的數(shù)據(jù)類型，并在彈出的窗口中鍵入數(shù)據(jù)。湖北經(jīng)濟學院本科畢業(yè)（設計）論文21（4）將工程的端口信號節(jié)點選入波形編輯器中，方法是首先選擇 View Utility Windows Node Finder 命令，在 Filter 下拉列表框中選“Pins：all”，通常默認選此項。選擇 Edit End Time 命令，在彈出的窗口中的 Time 文本框輸入 50，單位選 μs，整個仿真域的時間即設定為 50μs，單擊 OK 按鈕，結束設置。（2）設置仿真時間區(qū)域，對于時序仿真來說，將仿真時間軸設置在一個合理的時間區(qū)域上十分重要。以 VWF 文件方式的仿真流程的詳細步驟如下: （1）打開波形編輯器，選擇 File New 命令，在 New 窗口中選擇 Vector Waveform File 選項。若編譯成功，可見到工程管理窗口的左上角顯示工程的層次結構和其中結構模塊耗用的邏輯宏單元數(shù)。編譯過程中要注意工程管理窗口下方的 Processing 處理欄中的編譯信息。最后單擊 Finish 按鈕，設定好此工程。（3）選擇目標芯片，單擊 Next 按鈕，選擇目標器件，首先 Device Family 下拉列表框中選擇芯片系列，在此選 Cyclone Ш 系列。選擇 File New Project Wizard 命令，設定此項工程的工程名，工程名可以去任何其他名，也可直接用頂層文件的模塊實體名以及當前工程的頂層文件的實體名。 在此要利用 New Project Wizard 工具選項創(chuàng)建此設計工程，并設定此工程的一些相關信息。（2）輸入源程序，打開 Quartus Ⅱ，選擇 File New 命令。在建立了文件夾后就可以將設計文件通過 Quartus Ⅱ的文本編輯器編輯并存盤了。一般地，不同的設計項目最好放在不同的文件夾中，而同一工程的所有文件都放在同一個文件夾中。任何一項 EDA 都是一項工程，都必須首先為此工程建立一個放置與此工程相關的所有設計文件的文件夾。 湖北經(jīng)濟學院本科畢業(yè)（設計）論文19四、軟件設計及仿真（一）硬件邏輯電路設計流程 由于本設計主要用到的仿真軟件是 Quartus Ⅱ，故詳細的介紹基于 Quartus Ⅱ的一般設計和測試流程。 因方法二直接調用模塊，方法更簡單，故選擇方法二。 方法二：調用鎖相環(huán) ALTPLL 宏模塊，該模塊能與一個輸入的時鐘信號保持同步狀態(tài)，并以此信號作為它的參考信號，產(chǎn)生倍頻或分頻的片內時鐘信號，以供系統(tǒng)使用，可通過這種方法產(chǎn)生基帶信號。輸入與輸出的關系如下式：foutB?? f2fclk3out .]0:1[???湖北經(jīng)濟學院本科畢業(yè)（設計）論文18 04H 輸入為“1”（此時的頻率為: ）? B??08H 輸入為“0”（此時的頻率為： ）(三)數(shù)字基帶信號 方法一：由本設計的要求，該系統(tǒng)的輸入信號是一個二進制基帶信號，可通過對時鐘信號進行分頻，得到所需要的在“1”，“0”之間變換的二進制信號。其值與 Iout1 之和為一常數(shù)。當輸入全為 1 時 Iout1 最大。DI0~DI7：數(shù)據(jù)輸入線，TLL 電平。ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效。WR1：為輸入寄存器的寫選通信號。運放的反饋電阻可通過 RFB 端引用片內固有電阻，也可外接。集成電路內有兩級輸入寄存器， 使 DAC0832 芯片具備直通、單緩沖和雙緩沖三種輸入方式，以便適于各種電路的需要(如要求多路 D/A 同步轉換或是異步輸入等)。而本方案采用 DAC0832 芯片的直通方式。正弦波形數(shù)據(jù) ROM 模塊的地址線是 10 位，數(shù)據(jù)線位寬是 8 位，即一個周期的正弦波數(shù)據(jù)有 1024 個，每個數(shù)據(jù)有 8 位，其中該模塊采用 LPM 模塊的 VHDL 文本調用方式實現(xiàn)，具體實現(xiàn)方法見下文的 ROM 的設計與仿真。由于相位調制器的