【正文】 在論文的撰寫過程中老師們給予我很大的幫助，幫助解決了不少的難點(diǎn)，使得論文能夠及時完成，這里一并表示真誠的感 謝。老師們認(rèn)真 負(fù)責(zé)的工作態(tài)度， 嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺。最后，我要特別感謝我的導(dǎo)師趙達(dá)睿老師、和研究生助教熊偉麗老師。四年的風(fēng)風(fēng)雨雨，我 們一同走 過，充滿著關(guān)愛，給我留下了值得珍藏的最美好的記憶。感謝老師四年來對我孜孜不倦的教誨，對我成長的關(guān)心和愛護(hù)。從這里走出，對我的人生來說，將是踏上一個新的征程，要把所學(xué)的知識應(yīng)用到實(shí)際工作中去。最后，我要感謝我的父母對我的關(guān)系和理解，如果沒有他們在我的學(xué)習(xí)生涯中的無私奉獻(xiàn)和默默支持，我將無法順利完成今天的學(xué)業(yè)。其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對我的嚴(yán)格要求，感謝 他們對我學(xué)習(xí)上和生活上的幫助，使我了解了許多專業(yè)知識和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的力量。從他身上，我學(xué)到了許多能受益終生的東西。首先，我要特別感謝我的知道郭謙功老師對我的悉心指導(dǎo)，在我的論文書寫及設(shè)計(jì)過程中給了我大量的幫助和指導(dǎo)，為我理清了設(shè)計(jì)思路和操作方法，并對我所做的課題提出了有效的改進(jìn)方案。這 期間凝聚了很多人的心血，在此我表示由衷的感謝。本次畢業(yè)設(shè)計(jì)是對我大學(xué)四年學(xué)習(xí)下來最好的檢驗(yàn)。首先非常感謝學(xué)校開設(shè)這個課題，為本人日后從事計(jì)算機(jī)方面的工作提供了經(jīng)驗(yàn)，奠定了基礎(chǔ)。本人愿意按照學(xué)校要求提交學(xué)位論文的印刷本和電子版，同意學(xué)校保存學(xué)位論文的印刷本和電子版，或采用影印、數(shù)字化或其它復(fù)制手段保存設(shè)計(jì)（論文）；同意學(xué)校在不以營利為目的的前提下，建立目錄檢索與閱覽服務(wù)系統(tǒng)，公布設(shè)計(jì)（論文）的部分或全部內(nèi)容，允許他人依法合理使用。本聲明的法律后果由本人承擔(dān)。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本設(shè)計(jì)（論文）不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。學(xué)位論文作者（本人簽名）： 年 月 日學(xué)位論文出版授權(quán)書本 人 及 導(dǎo) 師 完 全 同 意 《中 國 博 士 學(xué) 位 論 文 全 文 數(shù) 據(jù) 庫 出 版 章 程 》、《中 國 優(yōu) 秀 碩 士 學(xué) 位論 文 全 文 數(shù) 據(jù) 庫 出 版 章 程 》 (以 下 簡 稱 “章 程 ”)， 愿 意 將 本 人 的 學(xué) 位 論 文 提 交 “中 國 學(xué)術(shù) 期 刊 （ 光 盤 版 ） 電 子 雜 志 社 ”在 《 中 國 博 士 學(xué) 位 論 文 全 文 數(shù) 據(jù) 庫 》 、 《 中 國 優(yōu) 秀 碩 士學(xué) 位 論 文 全 文 數(shù) 據(jù) 庫 》 中 全 文 發(fā) 表 和 以 電 子 、 網(wǎng) 絡(luò) 形 式 公 開 出 版 ， 并 同 意 編 入CNKI《 中 國 知 識 資 源 總 庫 》 ， 在 《 中 國 博 碩 士 學(xué) 位 論 文 評 價 數(shù) 據(jù) 庫 》 中 使 用 和 在 互 聯(lián) 網(wǎng)上 傳 播 ， 同 意 按 “章 程 ”規(guī) 定 享 受 相 關(guān) 權(quán) 益 。對 本 文 的 研 究 做 出 重 要 貢 獻(xiàn) 的 個 人 和集 體 ，均 已 在 文 中 以 明 確 方 式 注 明 并 表 示 感 謝 。南昌航空大學(xué)學(xué)士學(xué)位論文41附錄 2硬件 pcb 板圖：南昌航空大學(xué)學(xué)士學(xué)位論文42學(xué)位論文原創(chuàng)性聲明 本 人 鄭 重 聲 明 ：所 呈 交 的 學(xué) 位 論 文 ，是 本 人 在 導(dǎo) 師 的 指 導(dǎo) 下 進(jìn) 行 的 研 究 工 作 所 取 得的 成 果 。end process。end if。糾正輸出碼元 b1 中的錯誤ym_out=registerb1 xor registery。registers5=registers5 xor registery。end if。elseregistery=39。if (k=3)thenregistery=39。 thenk=k+1。if registers1=39。 thenk=k+1。if registers4=39。 thenk=k+1。if registers5=39。 thenk=k+1。南昌航空大學(xué)學(xué)士學(xué)位論文40計(jì)算門限電路中 1 的個數(shù)if (registers6 xor registers2)=39。registers5=registers6。registers3=registers4。registers1=registers2。q=0。q=1。registerb5=registerb6。registerb3=registerb4。) thenif (q=0) then接收信息位 registerb1=registerb2。event and clk=39。039。039。039。039。039。039。039。039。039。039。039。039。039。039。039。k=0。039。039。signal registers6 :std_logic。signal registers4 :std_logic。 校正子移位寄存器signal registers2 :std_logic。signal registerb6 :std_logic。signal registerb4 :std_logic。 信息位移位寄存器signal registerb2 :std_logic。signal k :integer range 0 to 4。 重算監(jiān)督位signal registery :std_logic。architecture rtl of dsym issignal registerc1 :std_logic。 輸入數(shù)據(jù),信息位 ym_out :out std_logic)。 使能信號clk :in std_logic。use 。use 。end rtl。end if。end if。elsebm_out=registery。 并串轉(zhuǎn)換if (q=0) thenbm_out=registerb6。registerb6=bm_in。registerb4=registerb5。registerb2=registerb3。139。elseif(clk39。registerb6=39。registerb5=39。registerb4=39。registerb3=39。registerb2=39。registerb1=39。registery=39。039。039。signal q :integer range 0 to 1。signal registerb6 :std_logic。signal registerb4 :std_logic。 定義 8 個寄存器signal registerb2 :std_logic。 輸出數(shù)據(jù)end bm。 時鐘入口bm_in :in std_logic。entity bm isport(start :in std_logic。use 。卷積碼編碼程序：library ieee。end process。 end if。 yy 寄存器“010”對應(yīng)基帶碼“10” elsif yy=100 then yyy=11。 yy 寄存器“101”對應(yīng)基帶碼“00” elsif yy=011 then yyy=01。139。process(clk_0,yy) 此進(jìn)程根據(jù) yy 寄存器里的數(shù)據(jù)進(jìn)行譯碼beginif clk_039。end if。 調(diào)制信號 x 為低電平時，送入加法器的數(shù)據(jù)“011” end if。039。 elsif q=7 then q=0。 調(diào)制信號 x 為低電平時，送入加法器的數(shù)據(jù)“010” end if。039。 elsif q=5 then q=6。 elsif q=4 then q=5。 then xx=xx+001。 if x=39。 elsif q=2 then q=3。 調(diào)制信號 x 為低電平時，送入加法器的數(shù)據(jù)“001” else xx=000。039。 elsif q=1 then q=2。yy=xx。 then q=0。 then if start=39。event and clk_1=39。 2 位并行基代信號寄存器signal yy:std_logic_vector(2 downto 0)。 計(jì)數(shù)器signal xx:std_logic_vector(2 downto 0)。 基帶信號end MPSK。 同步信號 x :in std_logic。 系統(tǒng)時鐘clk_1 :in std_logic。南昌航空大學(xué)學(xué)士學(xué)位論文34use 。use 。將一個信號周期分成 4 份，高電平權(quán)值分別為0、0、0、0，低電平權(quán)值分別為 3。 end behav。end if。elsif yy=01 then y=f(2)。 if yy=11 then y=f(0)。end if。 else q=q+1。039。139。 elsif q=6 then q=7。139。039。 elsif q=4 then q=5。 f(0)=39。f(2)=39。yy=xx。039。139。 elsif q=0 then q=1。039。139。 載波 fbeginprocess(clk) 通過對 clk 分頻，得到 4 種相位；并完成基帶信號的串并轉(zhuǎn)換beginif clk39。 中間寄存器signal yy:std_logic_vector(1 downto 0)。architecture behav of PL_PSK issignal q:integer range 0 to 7。 基帶信號 y :out std_logic)。 系統(tǒng)時鐘 start :in std_logic。use 。use 。在此，我非常感謝他們！此外還要感謝大學(xué)四年來所有的電子信息工程學(xué)院的老師們，在他們的教誨下，我掌握電子信息工程專業(yè)所需要學(xué)習(xí)的基礎(chǔ)和專業(yè)知識，為我以后的工作打下了堅(jiān)實(shí)的基礎(chǔ)。 在此，還要感謝和我們班的同學(xué)。南昌航空大學(xué)學(xué)士學(xué)位論文30參考文獻(xiàn)[1] 毋杰 康丙寅 王昭婧等，基于 CPLD 的片上系統(tǒng)的無線保密通信終端[M] ， 電子科技大學(xué).2022[2] 施保華，金曉波，用 CPLD 構(gòu)成液晶顯示控制器[M]，(10)[3] 譚進(jìn)，陳勇,查光明， 無線電臺中 DS/DMPSK 調(diào)制解調(diào)器的 CPLD 實(shí)現(xiàn)[M]，現(xiàn)代電子技術(shù)[4] CPLD 的調(diào)制解調(diào)器的研究和設(shè)計(jì)[D],華中師范大學(xué)， 2022(12)[5] 晏堅(jiān)，馬正新，楊寶國等，一種參數(shù)可變的 BPSK/QPSK 數(shù)字突發(fā)調(diào)制器的 ASIC 實(shí)現(xiàn)[J].無線電工程，2022（5） [6] Hong and StePhen G.. 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