【正文】 最后，再次感謝我親愛的老師、同學(xué)們，還有給予我精神鼓勵的父母親，你們的鼓勵與支持讓我終生難忘。母親的話語時刻銘記在我的心里，也讓我明白了失敗并不可怕，可怕的是缺少尋找成功的信念。在設(shè)計中，F(xiàn)PGA的設(shè)計是個難點，我花了很大的時間去研究，和老師同學(xué)們討論，最終取得了設(shè)計成功，我由衷的感到高興，這也是我大學(xué)以來獨立完成的第一個有完整意義的實踐設(shè)計，給我了很大的挑戰(zhàn)，也讓我磨練了意志。圖711 單相同步提取電路實物圖圖712為單相半波整流電路實物圖。的負載輸出波形從上述波形可以看出，在移相角變化時，負載端波形也隨之變化。的負載輸出波形圖79 觸發(fā)角為120176。的輸出波形圖77 觸發(fā)角為60176。、150176。、90176。圖7圖7圖7圖7圖710為單相半波整流電路的輸出波形，其觸發(fā)角分別為30176。連續(xù)的變化。的實驗波形從控制角波形可以直觀的看到觸發(fā)脈沖的相移，從0176。的實驗波形圖74 控制角為90176。的實驗波形圖72 控制角為30176。的實驗波形。、90176。、30176。在程序加載完成以后，從示波器窗口就可以看到輸出波形了。的時序仿真圖圖632 觸發(fā)角為150186。的時序仿真圖圖630 觸發(fā)角為90186。的時序仿真圖628 觸發(fā)角為30186。的時序仿真圖。、120186。、60186。圖62圖62圖62圖6圖63圖632分別為觸發(fā)角度為0186。方案二的頂層設(shè)計電路如圖626所示。觸發(fā)角a對應(yīng)的時間延遲為：t=Ta/360。在工頻50HZ時，電源的一個周期對應(yīng)時間為T=20ms。的時序仿真圖圖625 觸發(fā)角為150186。的時序仿真圖圖623 觸發(fā)角為90186。的時序仿真圖圖621 觸發(fā)角為30186。的時序仿真圖。、120186。、60186。圖6圖62圖62圖62圖62圖625是方案一的頂層模塊在觸發(fā)角為0186。方案一的頂層設(shè)計電路如圖619所示。在輸出的一個周期內(nèi)，一共有兩個輸入時鐘周期，這樣就實現(xiàn)了對時鐘的2分頻。圖615 十分頻模塊圖616 二分頻模塊圖617 十分頻模塊的時序仿真圖圖618 二分頻模塊的時序仿真圖在設(shè)計中，2分頻也可用T觸發(fā)器實現(xiàn)。分頻的實現(xiàn)就是設(shè)計一個計數(shù)器，設(shè)置其計數(shù)長度，然后再計數(shù)范圍內(nèi)設(shè)置高電平和低電平，就可實現(xiàn)分頻。可以用VHDL語言中的‘與’語句實現(xiàn)，也可以調(diào)用‘與’門實現(xiàn)。 脈沖調(diào)制模塊的設(shè)計為了減少晶閘管的功耗，延長其使用壽命，就要對晶閘管觸發(fā)脈沖進行調(diào)制。表61 雙窄脈沖的組合方式雙窄脈沖組合方式VT1 +A OR C VT2 +B OR C VT3 A OR +B VT4 A OR +C VT5 B OR +C VT6 B OR +A 在VHDL語言中，雙窄脈沖可以用‘或’語句形成。電角度的其他窄脈沖補發(fā)到其上,就可以形成雙窄脈沖。六路窄脈沖依次加到VT1～VT6晶閘管上的順序為：+A,C,+B,A,+C,B。 脈沖分配模塊的設(shè)計三相調(diào)壓電路晶閘管的觸發(fā)脈沖為雙窄脈沖，可以通過加補脈沖的方式形成。vgout為模塊輸出端口，輸出脈沖長度為工頻18186。,等待下一個待擴展的單脈沖到來。同時，cr變?yōu)?9。039。039。139。139。039。139。1’。時，若clka的上升沿到來，則en由39。具體步驟如下：當(dāng)cr=39。0’。1’，輸出en變?yōu)?9。en為加法計數(shù)器的使能端，高電平有效。實現(xiàn)脈沖擴展的方法是：當(dāng)單脈沖的上升沿到來后，en跳變?yōu)?9。展寬的目的是使輸出在移相角度不變的情況下，擴展為工頻電角度18186。計數(shù)控制 clka en cr 加法計數(shù)器 clk 輸出 圖612 脈沖擴展系統(tǒng)原理框圖單脈沖產(chǎn)生模塊輸出的脈沖周期一般情況下不夠工頻18186。的時序結(jié)果從上述的時序圖可以看出，在同步信號clka為高電平時，移相控制信號ff的減小，輸出co的移相角就隨之增大，這樣就實現(xiàn)了輸出的移相控制。的時序結(jié)果 圖610 觸發(fā)角為30186。、60186。圖6圖6圖611為觸發(fā)角為0186。方案二產(chǎn)生的子模塊如圖68所示；圖68 方案二的子模塊該子模塊的工程名為yixiang,ff、clka為輸入端口，co為輸出端口，數(shù)據(jù)類型均為位。139。039。039。039。139。039。139。139。139。039。139。開始，就要將移相加法計數(shù)器的計數(shù)長度設(shè)為10Ms/ =50。計數(shù)器計到50時，輸出一個脈沖，同時計數(shù)器清零。方案二的移相原理是:在設(shè)定的計數(shù)長度內(nèi),移相控制信號ff的頻率越高,則計數(shù)時間就越短，移相角就越??；反之，ff的頻率越小，則計數(shù)時間就越長，移相角就越大。en為移相加法計數(shù)器的使能控制端，高電平有效；cr為T觸發(fā)器的清零端，高電平有效。139。139。方案二方案二的系統(tǒng)原理框圖如67所示。的時序結(jié)果圖66 觸發(fā)角度為60186。的時序仿真結(jié)果；圖64 觸發(fā)角為0186。、30186。clk選取的是5KHz。 在FPGA設(shè)計中，方案一產(chǎn)生的子模塊如圖63所示。當(dāng)count的計數(shù)值計到din時，co輸出一個clk周期的脈沖。當(dāng)clka為高電平時，以時鐘clk的上升沿為計數(shù)脈沖，輸出脈沖計數(shù)器開始計數(shù)。其最大計數(shù)長度為50。當(dāng)輸出脈沖計數(shù)器count計到din時，輸出一個時鐘周期（clk)的脈沖。方案一的實現(xiàn)方法是：在同步信號clka為高電平，時鐘clk的第一個上升沿到來時，將移位脈沖數(shù)din置入輸出脈沖計數(shù)器count。方案一的移相原理是：通過移相控制電路給輸出脈沖計數(shù)器一個計數(shù)長度，該計數(shù)長度就是對應(yīng)的移相角。 移相加法計數(shù)器qt ff qt