【正文】 時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。硬件工程師面試題目下面是一些基本的數(shù)字電路知識(shí)問題，請(qǐng)簡(jiǎn)要回答之。不能因?yàn)楸痪埽头裾J(rèn)自己或責(zé)罵公司。所以最好在面試前把該看的書看看。（漢王筆試） 七、共同的注意點(diǎn) ，面試官主要根據(jù)你的簡(jiǎn)歷提問，所以一定要對(duì)自己負(fù)責(zé)，把簡(jiǎn)歷上的東西搞明白； ，就招目前他們確的方向的人，這種情況下，就要投其所好，盡量介紹其所關(guān)心的東西。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括 原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。（仕蘭微面試題目） 請(qǐng)談?wù)剬?duì)一個(gè)系統(tǒng)設(shè)計(jì)的總體思路。（威盛VIA 上海筆試試題） 我們將研發(fā)人員分為若干研究方向，對(duì)協(xié)議和算法理解（主要應(yīng)用在網(wǎng)絡(luò)通信、圖象語(yǔ)音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、DSP編程實(shí)現(xiàn)電路功能、用ASIC設(shè)計(jì)技術(shù) 設(shè)計(jì)電路（包括MCU、DSP本身）、電路功能模塊設(shè)計(jì)（包括模擬電路和數(shù)字電路）、集成 電路后端設(shè)計(jì)（主要是指綜合及自動(dòng)布局布線技術(shù)）、集成電路設(shè)計(jì)與工藝接口的研究.你希望從事哪方面的研究？（可以選擇多個(gè)方向。說出你想達(dá)到的目標(biāo)。 (lucent) 3x^4 a*x^3 x^2 c*x d 最少需要做幾次乘法？ (Dephi) ____________________________________________________________ 六、主觀題 你認(rèn)為你從事研發(fā)工作有哪些特點(diǎn)？（仕蘭微面試題目） 說出你的最大弱點(diǎn)及改進(jìn)方法。問值（a b） c==(b a) c， (a b) c==(a c) b。（未知） 3設(shè)計(jì)一個(gè)類，使得該類任何形式的派生類無(wú)論怎么定義和實(shí)現(xiàn)，都無(wú)法產(chǎn)生任何對(duì)象 實(shí)例。（未知） 3給出一個(gè)堆棧的結(jié)構(gòu)，求中斷后顯示結(jié)果，主要是考堆棧壓入返回地址存放在低端地 址還是高端。（新太硬件面題） 2 方形圍欄的樁子的個(gè)數(shù)一樣但是小于36，問有多少羊？（威盛） 2(這個(gè)題目真bt) （ 上海筆試試題） 2用C語(yǔ)言寫一段控制手機(jī)中馬達(dá)振子的驅(qū)動(dòng)程序。（新太硬件面題） 2操作系統(tǒng)的功能。（Infineon筆試試題） 1用一種編程語(yǔ)言寫n!的算法。 　　printf(Data v　alue is %d,*n)。 　　testf(amp。 　　m[0]=1。 　　} 　　main() 　　{int *n,m[2]。 　　printf(Data v　alue is %d ,*n)。 　　m[1]=8。 　　n=m。（仕蘭微面試題目） 1A） （仕蘭微面試題目） 　　＃i nclude 　　void testf(int*p) 　　{ 　　*p =1。－.（信威dsp軟件面試題） DSP的結(jié)構(gòu)（哈佛結(jié)構(gòu)）；（未知） 嵌入式處理器類型(如ARM)，操作系統(tǒng)種類（Vxworks,ucos,winCE,linux），操作系統(tǒng)方面偏CS方向了，在CS篇里面講了；（未知） 1有一個(gè)LDO芯片將用于對(duì)手機(jī)供電，需要你對(duì)他進(jìn)行評(píng)估，你將如何設(shè)計(jì)你的測(cè)試項(xiàng)目？ 1某程序在一個(gè)嵌入式系統(tǒng)（200M CPU，50M SDRAM）中已經(jīng)最優(yōu)化了，換到零一個(gè)系統(tǒng)（300M CPU，50M SDRAM）中是否還需要優(yōu)化？ （Intel） 1請(qǐng)簡(jiǎn)要描述HUFFMAN編碼的基本原理及其基本的實(shí)現(xiàn)方法。（新太硬件面題） 拉氏變換與Z變換公式等類似東西，(n)=a*h(n1) b*δ(n) (n)的z變換；；；（未知）DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉的一種DSP結(jié)構(gòu)圖。（仕蘭微面試題目） 數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn)。（Infineon筆試試題）拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。（未知） 給出一時(shí)域信號(hào)，要求（1）寫出頻率分量，（2）寫出其傅立葉變換級(jí)數(shù)；（3）當(dāng)波形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時(shí)，畫出濾波后的輸出波形。（華為面試題） 如果模擬信號(hào)的帶寬為 5khz,要用8K的采樣率，怎么辦？lucent) 兩路？ 信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系。（威盛VIA 上海筆試試題） 1同步異步傳輸?shù)牟町悾ㄎ粗?1串行通信與同步通信異同,特點(diǎn),比較。（東信筆試題） 1請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。 如果簡(jiǎn)歷上還說做過cpu之類，就會(huì)問到諸如cpu如何工作，流水線之類的問題。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge）。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。 （仕蘭微面試題目） 　　 下面程序用計(jì)數(shù)法來(lái)實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完整。（仕蘭微面試題目） 如單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問題；（未知） 要用一個(gè)開環(huán)脈沖調(diào)速系統(tǒng)來(lái)控制直流電動(dòng)機(jī)的轉(zhuǎn)速，程序由8051完成。（仕蘭微面試題目） 用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽(yáng)）的原理圖。（仕蘭微面試題目） 畫出8031與2716（2K*8ROM）的連線圖，要求采用三八譯碼器，,，基本地址范圍為3000H3FFFH。（揚(yáng)智電子筆試） ____________________________________________________________ 三、單片機(jī)、MCU、計(jì)算機(jī)原理 簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。IC設(shè)計(jì)的話需要熟悉的軟件: Cadence,Synopsys, Avant，UNIX當(dāng)然也要大概會(huì)操作。（凹凸的題目和面試） 寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用。（凹凸的題目和面試） 2畫pbulk 的nmos截面圖。（Infineon筆試試題） 2以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。,？（仕蘭微面試題目） 1請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。自動(dòng)布局布線需要哪些基本元素？（仕蘭微面試題目） 1描述你對(duì)集成電路工藝的認(rèn)識(shí)。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。（揚(yáng)智電子筆試） 先介紹下IC開發(fā)流程： 1.）代碼輸入（design input) 用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼 語(yǔ)言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: poser(cadence)。（威盛VIA 上海筆試試題） 寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。（仕蘭微面試題目） IC設(shè)計(jì)前端到后端的流程和eda工具。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) 什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目） 描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。（仕蘭微面試題目） FPGA和ASIC的概念，他們的區(qū)別。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM)。（仕蘭微電子） 7sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁(yè)圖9 －14b)，問你有什么辦法提高refresh time，總共有5個(gè)問題，記不起來(lái)了。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。（飛利浦－大唐筆試） 7用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號(hào))。例如a： 0001100110110100100110 b： 0000000000100100000000 請(qǐng)畫出state machine；請(qǐng)用RTL描述其state machine。（威盛） 7用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。（未知） 7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程。（揚(yáng)智電子筆試） 7設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。（威盛VIA 上海筆試試題） 6描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（未知） 6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。 endmodule 6請(qǐng)用HDL描述四位的全加法器、5分頻電路。 always (posedge clk or posedge reset) if(reset) q = 0。 output q。 input reset。 module dff8(clk , reset, d, q)。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 assign in = ~out。 always ( posedge clk or posedge reset) if ( reset) out = 0。 wire in。 input clk , reset。 else q = d。 reg [7:0] q。 input [7:0] d。 input clk。（南山之橋） 6寫異步D觸發(fā)器的verilog module。（南山之橋） 5用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（華為） 5請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？5用filpflop和logicgate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和currentstage，輸出carryout和nextstage. （未知） 5用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（未知） 5latch與register的區(qū)別,。（新太硬件面試） 4簡(jiǎn)述latch和filpflop的異同。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。（揚(yáng)智電子筆試） 4用邏輯們畫出D觸發(fā)器。（未知） 4用波形表示D觸發(fā)器的功能。（華為） 給出兩個(gè)門電路讓你分析