【正文】 1 234 56 7891 01 11 21 31 4+ 5 V7 4 L S 3 212 3 45 6 7891 01 11 21 31 47 4 L S 0 8邏 輯 電 平AC DF警 告蜂 鳴 器Famp。CDamp。 解： 汽車警告蜂鳴器的邏輯功能可用圖表示。F1117 4 L S 0 07 4 L S 0 4121 11 21 3891 01 11 21 365465432131 098單元 2 集成邏輯門電路 12 3 45 6 7891 01 11 21 31 47 4 L S 0 012 3 45 6 7891 01 11 21 31 4F7 4 L S 0 4邏 輯 電 平12 3 45 6 7891 01 11 21 31 4+ 5 V7 4 L S 0 0CBA單元 2 集成邏輯門電路 例 利用組合邏輯進(jìn)行汽車警告蜂鳴器的設(shè)計(jì)。amp。amp。 二、 TTL 門電路的應(yīng)用 A B C F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1ABC7 4 L S 0 0amp。 單元 2 集成邏輯門電路 TTL與非門組成圖所示的電路。控制端 C1~C4接模擬開關(guān) S1~S4。信號(hào) u u2取連續(xù)脈沖發(fā)生器的 Sc、 Sd。 圖中 BD為數(shù)據(jù)總線。 二、 CMOS門電路的輸出端與 TTL門電路的輸入端連接 C C 4 0 4 9T T L 門( a )4 0 1 0 7T T L 門A1Z1+ 5 VC C 4 0 5 0T T L 門( b )A1Z1+ 5 VZ1RL+ 5 V( c )ABamp。另外，也可采用漏極開路的驅(qū)動(dòng)器，如圖 (c)所示。但 CMOS電路的驅(qū)動(dòng)電流較小，而 TTL電路的輸入短路電流較大。 T T L 門 C M O S 門Z1RL+ 5 V( c )ABCamp。 T T L 門 C M O S 門ABamp。 單元 2 集成邏輯門電路 CMOS電路的電源 VDD高于 TTL電路的電源VCC，要選用具有電平偏移功能的 CMOS電路，如CC4049。 五、調(diào)試中應(yīng)注意的問題 單元 2 集成邏輯門電路 (VDD=VCC=5V)，則電源可直接連接，但由于 TTL電路輸出高電平為 ，而CMOS電路要求輸入高電平為 ，因此可在 TTL電 集成門電路的實(shí)踐應(yīng)用 接口電路 一、當(dāng) TTL門電路的輸出端與CMOS門電路的輸入端連接時(shí) 單元 2 集成邏輯門電路 T T L 門 C M O S 門ABamp。當(dāng)輸出高電平時(shí)，輸出端不能碰地，否則會(huì)因電流過大而燒壞；輸出低電平時(shí)，輸出端不能碰電源 VCC，否則，同樣也會(huì)將 TTL門電路燒壞。焊接以使用 25W以下的電烙鐵為宜，焊接時(shí)間不可過長，不得使用酸性助焊劑。 (2)整體接地要好，地線要粗、短。( f )( e )ABABCZZ≥ 1amp。R單元 2 集成邏輯門電路 ( c )ZABamp。 三、閑置輸入端的處理 ( a ) ( b )VC CZABamp。 二、輸出端的連接 單元 2 集成邏輯門電路 TTL集成門電路使用時(shí)，對(duì)于閑置輸入端 (不 用的輸入端 )一般不得懸空，主要是防止干擾信號(hào)從懸空輸入端引入電路，使電路工作不可靠。輸出端所接負(fù)載，不能超過規(guī)定的扇出系數(shù)。三態(tài)輸出門的輸出端可并聯(lián)使用，但在同一時(shí)刻只能有一個(gè)門工作，其它門輸出處于高阻狀態(tài)。輸出端不允許直接接電源 VCC或直接接地。通常在印刷電路板的電源輸入端接入 10~100μF的電容進(jìn)行濾波，在印刷電路板上，每隔 6~8個(gè)門加接一個(gè) 的電容對(duì)高頻進(jìn)行濾波。 表 74LS126功能測試 3 . 6CA ( V )F ( V )0103 . 6 0單元 2 集成邏輯門電路 為了提高電路工作的可靠性，除了要求電路本身具有一定的噪聲容限外，還要采取必要的抑制干擾的措施。 再令 C=0， A分別取 0V， ，測出 F端相應(yīng)的值。 12 3 45 6 7891 01 11 21 31 47 4 L S 1 2 64 Y1 Y 2 C3 C2 Y3 YVC CG N D2 A3 A4 C 4 A1 A1 C六、 TTL、 TSL門的功能測試 單元 2 集成邏輯門電路 7 4 L S 1 2 6+ 5 VCAFE N12 3 45 6 7891 01 11 21 31 4+ 5 V7 4 L S 1 2 6可 調(diào) 電 壓邏 輯 電 平123單元 2 集成邏輯門電路 圖中 C端為緩沖器的控制端。 74LS系列的典型值2mW。供電電流給定的兩個(gè)值為： ICCH和 ICCL，用于表示輸出高電平和低電平時(shí)的供電電流，由于輸出總在高電平和低電平之間切換，假設(shè)占空比為 50%(高電平和低電平各占一半 )，可以使用 Icc的平均值來確定功率損耗： PD = Vcc IC的功率損耗等于芯片電源端 (Vcc到地 )提供的總功率。 若將圖的 CD4001芯片改為 CD4011芯片，測出CD4011芯片的 tpd。圖中 VDD= +5V， CP接連續(xù)脈沖。 單元 2 集成邏輯門電路 CD4001平均傳輸時(shí)間 tpd的測量 ： + 5 V5 k 1C D 4 0 0 1C Puoui7 4 L S 0 0amp。平均延遲時(shí)間 tpd為 tpHL和 tpLH的平均值。從輸入電壓 ui波形上升沿 輸出電壓 uO下降沿 ，稱作導(dǎo)通延遲時(shí)間，用 tpHL表示。123單元 2 集成邏輯門電路 tp H Ltp L H0 . 5 Ui m0 . 5 Uo m輸 入輸 出 在 TTL與非門中，由于與非門的開關(guān)時(shí)間及電路分布電容的存在，使與非門在信號(hào)傳輸過程中總有一定的延遲時(shí)間，如圖所示。逐漸調(diào)節(jié) RW，使 IL增大至 UOL=，讀出 IL值， N = IL/IIS = 。+ VC CUO HII H則輸出端外接拉電流負(fù)載門的個(gè)數(shù) NOH為 : 單元 2 集成邏輯門電路 3. 扇出系數(shù) N的測試 扇出系數(shù) N： 當(dāng)電路所接負(fù)載為同型號(hào)的組件時(shí)所能帶動(dòng)的最多個(gè)數(shù)。設(shè)與非門輸出高電平允許的最大電流為 IOHmax，每個(gè)負(fù)載門輸入高電平電流為 IiH， 單元 2 集成邏輯門電路 O H m a xOHiHINI?amp。當(dāng)外接負(fù)載門的個(gè)數(shù)增多時(shí)，被拉出的電流增大，與非門的高電平隨之下降，只要不超出允許的高電平下限值 UOHmin，與非門的正常邏輯功能就不會(huì)被破壞。 當(dāng)輸入有低電平時(shí)，輸出 uO為高電平 UOH。ABamp。 74LS系列門電路灌電流負(fù)載輸出特性如圖所示。 當(dāng)輸入都為高電平時(shí)，與非門的輸出 uO為低電平UOL，這時(shí)，各個(gè)外接負(fù)載門的輸入低電平電流 IiL，由 VCC經(jīng)負(fù)載灌入輸出端，形成了輸出低電平電流 IOL。下面分兩種情況討論。uoRi+ui+V c c( a ) 測 試 電 路邏 輯 1邏 輯 0不 確 定 范 圍04 . 2 k Ω∞T T L 數(shù) 字 集 成 電 路 輸入 接 地 電 阻 范 圍6 . 3 k Ω二、輸入負(fù)載特性 單元 2 集成邏輯門電路 TTL與非門輸出端外接的負(fù)載通常為同類門電路。單元 2 集成邏輯門電路 輸入電壓 ui隨輸入端對(duì)地外接電阻 Ri變化的曲線，稱為 輸入負(fù)載特性 。當(dāng)輸入端全部為高電平時(shí)的輸出端電平，稱為輸出低電平 UOL。 U O HVC CV1 / 4 7 4 L S 0 00 . 8 Vamp。單元 2 集成邏輯門電路 UOFF及輸出高電平 UOH測量 當(dāng)輸出電壓為額定輸出高電平 UOH的 90%時(shí)，相應(yīng)的輸入電平，稱為輸入關(guān)門電平 UOFF。將測量數(shù)據(jù)填入自己建立的表格中，并畫出曲線。分為三個(gè)區(qū)域：截止區(qū)、轉(zhuǎn)折區(qū)和飽和區(qū)?！?1Si111單元 2 集成邏輯門電路 TTL與非門輸出電壓 uO與輸入電壓 u