【正文】 。一般調(diào)試程序通常包括所設(shè)計的各種指令，如：存取類指令調(diào)試程序，傳送類指令調(diào)試程序，算術(shù)邏輯類指令調(diào)試程序，跳轉(zhuǎn)類指令調(diào)試程序，以及 I/O調(diào)試程序。 6. 編寫調(diào)試程序，測試 216。 *.sof，并下載 216。DATA_OUT=REGQ WHEN EDR=‘0’ ELSE “ZZZZZZZZ”。 END IF。BEGIN PROCESS(CLK,IDR,EDR) BEGIN IF(CLK’EVENT AND CLK=‘1’) THEN IF(IDR=‘1’) THEN REGQ=DATA_IN。END DR。 輸出控制信號 CLK:IN STD_LOGIC。 數(shù)據(jù)輸入 IDR:IN STD_LOGIC。USE 。END A。 END IF。 ELSIF(WR=‘1’) THEN DOUT = MEM(CONV_INTEGER(ADDR(2 DOWNTO 0)))。BEGIN PROCESS(CS,WR) VARIABLE MEM: MEMORY。END RAM。 數(shù)據(jù)輸入 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。ENTITY RAM IS PORT( WR,CS:IN STD_LOGIC。USE 。⑨ 存儲器的 VHDL源程序LIBRARY IEEE。 END PROCESS。 END IF。END MAR。 寄存命令信號 CLK:IN STD_LOGIC。ENTITY MAR ISPORT( ADDR_IN:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 ⑧ 地址寄存器 MAR的 VHDL源程序LIBRARY IEEE。 PCOUT= QOUT。 END IF。) THEN QOUT= QOUT+1。) THEN IF (IPC=39。EVENT AND CLK=39。) THEN QOUT= 000。BEGIN PROCESS(CLK,CLR,IPC) BEGIN IF (CLR=39。END PC。ENTITY PC ISPORT( IPC,CLK,CLR:IN STD_LOGIC。USE 。 ⑦ 程序計數(shù)器模塊的 VHDL源程序LIBRARY IEEE。 END PROCESS。)THEN COUNTER:=COUNTER+1。EVENT AND CLK_50M=39。 CLK_TEMP=NOT CLK_TEMP。 PROCESS(CLK_50M,CLK_TEMP) VARIABLE COUNTER:INTEGER RANGE 0 TO 25000000。 ARCHITECTURE A OF CLK_SOURCE ISSIGNAL CLK_TEMP:STD_LOGIC。 50M時鐘源輸入 CLK:OUT STD_LOGIC 系統(tǒng)時鐘頻率輸出 )。USE 。END A。 END CASE。HALT=‘1’。 WHEN “01110110” =LD=‘0’。ADD=‘1’。HALT=‘0’。PROCESS(CLK,REGQ) 指令譯碼器進(jìn)程 BEGIN CASE REGQ IS WHEN “00111110” =LD=‘1’。 END IF。BEGIN PROCESS(CLK,IIR) 指令寄存器 IR進(jìn)程 BEGIN IF(CLK’EVENT AND CLK=‘1’) THEN IF(IIR=‘0’) THEN REGQ=DATA_IN。END IR。 指令寄存器 IR的寄存命令信號 CLK:IN STD_LOGIC。ENTITY IR ISPORT( DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ⑤ 指令寄存器模塊 IR和指令譯碼器的VHDL源程序LIBRARY IEEE。 END PROCESS。TEMP(7)=TEMP(6)。TEMP(5)=TEMP(4)。TEMP(3)=TEMP(2)。TEMP(1)=TEMP(0)。 TEMP(7)=‘0’。 TEMP(5)=‘0’。 TEMP(3)=‘0’。 TEMP(1)=‘0’。 T7=TEMP(7)。 T5=TEMP(5)。 T3=TEMP(3)。 T1=TEMP(1)。ARCHITECTURE A OF COUNTER ISSIGNAL TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 系統(tǒng)時鐘頻率和清零控制 T0,T1,T2,T3,T4,T5,T6,T7:OUT STD_LOGIC 節(jié)拍脈沖輸出 )。USE 。USE 。END A。 END IF。 EA=NOT(T7 AND ADD)。 ISUM=NOT(T5 AND ADD)。IDR=T1 OR (T4 AND LD) OR (T4 AND ADD)。 IIR=NOT T2。 ESUM=‘0’。END ENTITY。 系統(tǒng)時鐘頻率 T0,T1,T2,T3,T4,T5,T6,T7:IN STD_LOGIC。ENTITY CTRL IS PORT( LD,ADD,HALT:IN STD_LOGIC。USE 。③ 控制器模塊的 VHDL源程序LIBRARY IEEE。DATA_OUT=REGQ WHEN EA=‘0’ ELSE “ZZZZZZZZ”。 END IF。BEGIN PROCESS(CLK,IA,EA) BEGIN IF(CLK’EVENT AND CLK=‘1’) THEN IF(IA=‘0’) THEN REGQ=DATA_IN。END ACC。 累加器 A的輸出控制信號 EA CLK:IN STD_LOGIC。 數(shù)據(jù)輸入 IA:IN STD_LOGIC。USE 。END A。039。 ARCHITECTURE A OF ALU ISSIGNAL ALU_TEMP: STD_LOGIC_VECTOR(7 DOWNTO 0)。 ALU的輸出控制信號 ESUM ALU_OUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 運算結(jié)果 )。 累加器 AC，數(shù)據(jù)寄存器 DR ISUM: STD_LOGIC。USE 。USE 。4. VHDL源程序設(shè)計① ALU模塊的 VHDL源程序說明：此模塊用于實現(xiàn)加法運算。T0: (PC) MARABUS, IMAR=0T1: DBUSDR, IDR=1T2: (PC)+1PC, IPC=1 (DR)IR, IIR=0, HALT =1 216。T0: (PC) MARABUS, IMAR=0T1: DBUSDR, IDR=1T2: (PC)+1PC, IPC=1 (DR)IR, IIR=0, LD=1T3: (PC) MARABUS, IMAR=0T4: DBUSDR, IDR=1T5: (PC)+1PC, IPC=1T6: dbusA, IA=0T7: 空② 第二條指令 ADD A， 7；把 A中 6與立即數(shù) 7相加，結(jié)果 13送入累加器 A。一條指令從主存中取出到執(zhí)行完，需要若干個機器周期，任何指令的第一個機器周期都是 “取指令周期 ”，一條指令一共需要幾個機器周期，取決于指令在機內(nèi)實現(xiàn)的復(fù)雜程度。 基于 VHDL的系統(tǒng)設(shè)計與實現(xiàn)圖 919 模型計算機設(shè)計流程圖 920 模型計算機頂層設(shè)計原理圖216。第二條指令 ADD A， 7執(zhí)行完畢。由于 EDR=1，數(shù)據(jù)寄存器 DR的輸出呈高阻態(tài)，于是將其與內(nèi)部數(shù)據(jù)總線切斷。由于ESUM=0， IA=0，則在 CLK上升沿到來時，將 SR寄存器的內(nèi)容通過內(nèi)部數(shù)據(jù)總線送入累加器 A。（ 13）在 T6=1節(jié)拍期間， IA=0（見式 93）， ESUM=0（見式97）， EDR=1（見式 99）。（ 12）在 T5=1節(jié)拍期間， IPC=1（見式 95），在 CLK上升沿到來時， PC執(zhí)行 PC+1操作，即 PC內(nèi)容由 011變成 100。（ 11）在 T4=1節(jié)拍期間， IDR=1（見式 94），在 CLK上升沿到來時，外部數(shù)據(jù)總線上的操作數(shù) 00000111送入 DR，并送入內(nèi)部數(shù)據(jù)總線。 （ 10）在 T3=1節(jié)拍期間， IMAR=0（見式 91），在 CLK上升沿到來時， MAR將 PC的 011存入，存儲器的地址線為 011。在 T2期間 PC執(zhí)行 PC+1操作， PC內(nèi)容為 011。在第八個 CLK的下降沿到達(dá)時， T7節(jié)拍結(jié)束，開始第二條指令的 T0節(jié)拍。在第七個 CLK的下降沿到達(dá)時， T6節(jié)拍結(jié)束，開始 T7節(jié)拍。在第六個 CLK的下降沿到達(dá)時， T5節(jié)拍結(jié)束，開始 T6節(jié)拍。在第五個 CLK的下降沿到達(dá)時