數(shù)字電子技術(shù)基礎(chǔ)習(xí)題答案(參考版)
2024-10-31 08:42本頁面
【正文】 如果 REFI Uu ? ，不能完成模數(shù)轉(zhuǎn)換 ，因?yàn)榉聪蚍e分過程中計(jì)數(shù)器將產(chǎn)生溢出，產(chǎn)生錯(cuò)誤結(jié)果 。 解： (1)0110111010 (2)。 解： 采樣 保持 量化 編碼，采樣信號的最低頻率 10kHz。 解： ?? k10fR 。 解： 9 位。 第 9 章 自測題 判斷題 1. √ 2. 3. √ 4. √ 5. √ 6. √ 7. 8. √ 9. √ 10√ 選擇題 1． C D 2． B 3． C 4． A 5． D 6． B 7． B 8． A 填空題 1． 采樣 保持 量化 編碼 2．轉(zhuǎn)換精度 轉(zhuǎn)換時(shí)間（轉(zhuǎn)換率） 習(xí)題 解：最小模擬輸出電壓 1 9 ?? ，分辨率 )12/(1 8 ?? 。在這個(gè) LUT 中，組合功能 是 通過查找表而不是通過 運(yùn) 算來完成 24 的 ，其速度 比 用常規(guī)邏輯運(yùn)算實(shí)現(xiàn)時(shí)更快，且這一優(yōu)勢因 EAB 的快速訪問而得到 了 進(jìn)一步加強(qiáng)。 EAB 用來實(shí)現(xiàn)邏輯功能時(shí)，每個(gè) EAB 可相 當(dāng)于大約 100～ 300 個(gè)等效門，能方便地構(gòu)成乘法器、加法器、糾錯(cuò)電路等模塊，并由這些功能模塊 可以 進(jìn)一步構(gòu)成諸如數(shù)字濾波器、微控制器等系統(tǒng)。 解： FLEX 10K 系列在結(jié)構(gòu)上包括嵌入式陣列塊 (EAB, Embedded Array Block)、邏輯陣列塊 (LAB)、快速通道 (Fast Track)互連和輸入 /輸出單元 (IOE, InOut Element)四部分。各邏輯陣列塊 LAB 之 間通過可編程連線 陣列 PIA 連接進(jìn)行信號傳遞。 宏單元是 CPLD 的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。 第 7 章講述的 PROM 就是一種 PLD 器件， PROM 之后產(chǎn)生了可編程邏輯陣列 (PLA, Programmable Logic Array)、可編程陣列邏輯 (PAL, Programmable Array Logic)、通用陣列邏輯 (GAL, Generic Array Logic)、復(fù)雜可編程邏輯器件 (CPLD, Complex Programmable Logic Device)和 現(xiàn)場可編程門陣列 (FPGA, Field Programmable Gate Array)等幾種類型。 ⑥ 一般情況下， CPLD 的功耗要比 FPGA 的 大，且集成度越高越明顯。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ； FPGA主要通過改變內(nèi)部連線的布線來編程 ?；赟RAM 編程的 FPGA 在系統(tǒng)斷電時(shí)編程信息 會(huì) 隨之丟失 ，因此每次開始工作時(shí)都要重新裝載編程數(shù)據(jù)。 ④ CPLD 比 FPGA 使用起來更方便。 雖然 CPLD 和 FPGA 的集成度都可達(dá)到數(shù) 十萬門，但相比較而言 ， CPLD 更適合于完成各類算法和組合邏輯；而 FPGA 則更適合于完成時(shí)序較多的邏輯電路。 CPLD 的布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻 的 和可預(yù)測的； FPGA的布線結(jié)構(gòu)導(dǎo)致了傳輸延遲是不相等的、不可預(yù)測的，這會(huì)給設(shè)計(jì)工作帶來麻煩，也限制了器件的工作速度。 CPLD 大多是基于乘積項(xiàng) (ProductTerm)技術(shù)和 E2PROM(或 Flash)工藝 的 ； FPGA 一般是基于查 找 表 (LUT)技術(shù)和 SRAM 工藝 的 。 GAL 的輸出邏輯宏單元能實(shí)現(xiàn)專用輸入 、 專用組合 、 輸出反饋組合 、 輸出時(shí)序電路組合輸出 、 寄存器輸出 等 邏輯功能 。 GAL 器件具有靈活的輸出結(jié)構(gòu)，它的輸出端設(shè)置了可編程的輸出邏輯宏單元 (OLMC, Output Logic Macro Cell)，通過編程可以將 OLMC 設(shè)置成不同的輸出方式，具有很強(qiáng)的通用性 。另外，在有些型號的 PAL 器件中，輸出電路中設(shè)置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種 PAL 器件還可以很方便地構(gòu)成各種時(shí)序邏輯電路。 它 由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。 PAL 器件的輸出電路結(jié)構(gòu)有 ： 專用輸出結(jié)構(gòu)、可編程輸入 /輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)、運(yùn)算選通反饋結(jié)構(gòu)等五種類型。通過對與邏輯陣列編程 ， 可以獲得不同形式的組合邏輯函數(shù)。它采用雙極型工藝制作，熔絲編程方式，工作速度較高。 可編程邏輯器件 實(shí)際上是 一種 將 不具有特定邏輯功能 的基本邏輯單元集成的 通用大規(guī)模集成電路 ， 用戶可 以 根據(jù)需要對其編程 ， 進(jìn)而實(shí)現(xiàn)所需的邏輯功能。 R/W A9 CS 22 第 8 章 自 測 題 解： 可編程邏輯器件主要有 ： PROM、 PLA、 PAL、 GAL、 CPLD、 FPGA。 ：（ 1）計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖為： 為三進(jìn)制計(jì)數(shù)器。 ：（ 1）多諧振蕩器 （ 2）當(dāng)細(xì)銅絲不斷時(shí)， 555 定時(shí)器的 RD 置成低電平，使 Q 輸出始終為低電平，喇叭 不響。一但出現(xiàn)斷線故障，光電管截止，施密特觸發(fā)器輸入變?yōu)榈碗娖剑?OUT=“ 1”， 20 繼電器使開關(guān)閉合， DL 報(bào)警。輸出脈沖寬度由下式求得： TW=RCln3=100 103 106 =363（ ms） 此 電路屬于施密特觸發(fā)器形式。 表 P528b nQ3 nQ2 nQ1 nQ0 A B C 0000 0001 0010 0011 0100 0101 0110 0111 000 100 010 001 111 001 010 100 （ 2）寫出邏輯函數(shù)表達(dá)式 由真值表可得輸出表達(dá)式： A（紅） = nnnnnnnnnnnn 012301230123 ?? B（綠） = nnnnnnnnnnnn 012301230123 ?? C（黃） = nnnnnnnnnnnn 012301230123 ?? （ 3）化簡 利用約束項(xiàng)并用卡諾圖化簡得： A（紅） = n0n1n2n0n1n2n0n1n2 Q ?? B（綠） = nnnn 0201 ? C（黃） = n0n1n2n1n2 Q ? （ 4）電路圖略
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