【正文】 2022/3/13 164
。 時序仿真 在選擇好器件并完成布局 、 布線之后進行 ， 又稱后仿真或定時仿真 。 功能仿真 是在設(shè)計輸入完成以后的邏輯功能檢證 ， 又稱前仿真 。 2022/3/13 163 在 編譯 過程中 ， 編譯軟件對設(shè)計輸入文件進行邏輯化簡 、 綜合和優(yōu)化 ， 并適當(dāng)?shù)剡x用一個或多個器件自動進行適配和布局 、 布線 ， 最后產(chǎn)生編程用的編程文件 。 3. 設(shè)計處理 從設(shè)計輸入完成以后到編程文件產(chǎn)生的整個編譯 、 適配過程通常稱為設(shè)計處理或設(shè)計實現(xiàn) 。 2022/3/13 162 2. 設(shè)計輸入 設(shè)計者將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來 ， 并送入計算機的過程稱為設(shè)計輸入 。 對于高密度 PLD（ CPLD、 FPGA） ， 系統(tǒng)方案的選擇通常采用 “ 自頂向下 ” 的設(shè)計方法 。 低密度 PLD（ PAL、 GAL等 ） 一般可以進行 書面邏輯設(shè)計 ， 然后選擇能滿足設(shè)計要求的器件系列和型號 。 如圖 821所示 。 硬件 部分包括計算機和編程器 。 2022/3/13 159 2. 可編程邏輯器件的開發(fā)方法 PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對PLD進行 設(shè)計和編程 的過程 。 現(xiàn)在比較流行的硬件描述語言有 ABEL 和VHDL。必須具備三個條件： ① 必須基于功能強大的 EDA技術(shù)； ② 具備集系統(tǒng)描述 、 行為描述和結(jié)構(gòu)描述功能為一體的硬件描述語言； ③ 高密度 、 高性能的大規(guī)模集成可編程邏輯器件 。 GAL器件的應(yīng)用舉例 1. 電子系統(tǒng)的設(shè)計方法 傳統(tǒng)的系統(tǒng)設(shè)計方法為自底向上 。 連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān) ，陣列規(guī)模越大 ， 連線數(shù)量越多 。每一個 IOB控制一個引腳 (除電源線和地線引腳外 )，將它們可定義為輸入、輸出或者雙向傳輸信號端。 2022/3/13 153 FPGA的基本結(jié)構(gòu) 2022/3/13 154 FPGA的基本結(jié)構(gòu)： 可編程邏輯模塊 CLB 輸入／輸出模塊 IOB 互連資源 IR ⑴ 可編程邏輯模塊 CLB 結(jié)構(gòu)形式： ① 查找表結(jié)構(gòu) ② 多路開關(guān)結(jié)構(gòu) ③ 多級與非門結(jié)構(gòu) 。配置數(shù)據(jù)可以存儲在片外的 EPROM、E2PROM或計算機軟、硬盤中。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM或熔絲圖上。 它具有密度高 、 編程速度快 、 設(shè)計靈活和可再配置等許多優(yōu)點 ，因此 FPGA自 1985年由 Xilinx公司首家推出后 ， 便受到普遍歡迎 ， 并得到迅速發(fā)展 。 2022/3/13 152 三、 現(xiàn)場可編程門陣列（ FPGA） 是 20世紀(jì) 80年代中期出現(xiàn)的高密度 PLD。 ⑶ 可編程連線陣列 在各 LAB之間以及各 LAB和 I/O單元之間提供互連網(wǎng)絡(luò) 。 2022/3/13 151 ⑵ 可編程 I/O單元 I/O端常作為一個獨立單元處理 。 每個宏單元由三個功能塊組成： 邏輯陣列 乘積項選擇矩陣 可編程寄存器 它們可以被單獨的配置為時序邏輯或組合邏輯工作方式 。 邏輯陣列塊 （ LAB） 可編程 I/O單元 可編程連線陣列 （ PIA） 。 EPLD的 OLMC不僅吸收了 GAL器件輸出電路結(jié)構(gòu)可編程的優(yōu)點，而且還增加了對 OLMC中觸發(fā)器的預(yù)置數(shù)和和異步置零功能。 (2)因為采用了 UVEPROM工藝 ， 以疊柵注入 MOS管作為編程單元 ， 所以 EPLD不僅可靠性高 、 可以改寫 ， 而且集成度高 、造價便宜 。 2022/3/13 147 一、可擦除的可編程邏輯器件 （ EPLD） EPLD是繼 PAL、 GAL之后推出的一種可編程邏輯器件 ， 它采用 CMOS和 UVEPROM工藝制作 ， 集成度比 PAL和 GAL器件高得多 ，其產(chǎn)品多半屬于高密度 PLD， 目前 EPLD產(chǎn)品的集成度最高已達1萬門以上 。現(xiàn)在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的 CPLD、FPGA為主。 2022/3/13 146 EPLD、 CPLD與 FPGA 前面所述 FPLA、 PAL、 GAL器件都屬于低密度器件，而 EPLD、 CPLD和 FPGA都屬于高密度器件。 ③ AC0、 AC1（ n） ：與 SYN相配合 ， 用來控制輸出邏輯宏單元的輸出組態(tài) 。 注意：當(dāng) SYN＝ 0時 ， 可以通過其它控制字 ， 使D觸發(fā)器不被使用 ， 這樣便可以構(gòu)成組合邏輯輸出 。 異或門的輸出 D與它的輸入信號 B和 XOR（ n） 之間的關(guān)系為： D ＝ B⊕ XOR 當(dāng) XOR＝ 0時 ， 即 D = B； 當(dāng) XOR＝ 1時 ， 即 D =B 2022/3/13 144 ② SYN（ n） ：時序邏輯電路 /組合邏輯電路選擇位 。 2022/3/13 143 GAL的結(jié)構(gòu)控制字 （ 3） GAL的結(jié)構(gòu)控制字 ① XOR（ n） ：輸出極性選擇位 。 D觸發(fā)器：使 GAL適用于時序邏輯電路 。 2022/3/13 141 OLMC的邏輯圖 （ 2） 輸出邏輯宏單元 （ OLMC） 的結(jié)構(gòu) 2022/3/13 142 或門：有 8個輸入端 ， 和來自與陣列的 8個乘積項 （ PT） 相對應(yīng) 。 ③ 由 8 8個與門構(gòu)成的與陣列 ， 共形成 64個乘積項 ， 每個與門有 32個輸入項 ， 由 8個輸入的原變量 、反變量 （ 16） 和 8個反饋信號的原變量 、 反變量 （ 16）組成 ， 故可編程與陣列共有 32 8 8=2048個可編程單元 。 ② 8個輸出邏輯宏單元 OLMC和 8個三態(tài)緩沖器，每個 OLMC對應(yīng)一個 I/O引腳。 （ 1） GAL的基本結(jié)構(gòu)。 另一類為新型 ， 其與 、 或陣列均可編程 ， 與PLA相似 ， 主要有 GAL39V8。 GAL比PAL更靈活，功能更強，應(yīng)用更方便，幾乎能替代所有的 PAＬ 器件。這樣，具有相同輸入單元的 GAL可以實現(xiàn) PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。 2022/3/13 137 通用 陣列邏輯（ GAL） 20世紀(jì) 80年代初，美國 Lattice半導(dǎo)體公司研制。 ② 提高了設(shè)計的靈活性 ， 且編程和使用都比較方便 。 通常一片PAL可以代替 4～ 12片 SSI或 2～ 4片 MSI。（ A⊕ 0=A， A⊕ 1=A ） 2022/3/13 135 （ 3） PAL的命名 PAL共有 21種 ， 通過不同的命名可以區(qū)別 。 2022/3/13 134 ④ 異或 — 寄存器型輸出結(jié)構(gòu) 。 輸出端有一個 D觸發(fā)器 ，在使能端的作用下 ， 觸發(fā)器的輸出信號經(jīng)三態(tài)門緩沖輸出 。 當(dāng)三態(tài)門禁止 ， 輸出呈高阻狀態(tài)時 ， I/O引腳作輸入用； 當(dāng)三態(tài)門被選通時 ， I/O引腳作輸出用 。 2022/3/13 132 ② 可編程 I/O結(jié)構(gòu) 。 只能實現(xiàn)組合邏輯函數(shù) 。 [例 ] 用 FPLA設(shè)計 4位二進制碼轉(zhuǎn)換為格蕾碼電路 2022/3/13 129 2022/3/13 130 可編程陣列邏輯（ PAL） （ 1） PAL的結(jié)構(gòu) 與陣列 — 可編程； 或陣列 — 固定 輸出電路 — 固定 PAL的結(jié)構(gòu) 2022/3/13 131 （ 2） PAL的輸出結(jié)構(gòu) ① 專用輸出結(jié)構(gòu) 。 2022/3/13 128 FPLA設(shè)計組合邏輯電路 任何一個邏輯函數(shù)式都可以變換成 與 一 或 表達式 ， 因而任何一個邏輯函數(shù)都能用一級 與 邏輯電路和一級 或 邏輯電路來實現(xiàn) 。 在 與 一 或邏輯陣列基礎(chǔ)上增加若干觸發(fā)器 ， 即構(gòu)成時序邏輯型FPLA（ 又稱 PLS） ， 如圖 ， 其中所有觸發(fā)器的輸入端均由或邏輯陣列輸出端控制 ， 同時觸發(fā)器的狀態(tài)Q1～ Q4又反饋回 與 邏輯陣列中 ， 作為 與 輸入端 。圖中 XOR為輸出極性控制編程單元，當(dāng) XOR的熔絲接通，即 XOR＝ 0， Y Y Y Y0與 S S S S0同相；當(dāng) XOR的熔絲熔斷了，即 XOR＝ 1， YY Y Y0與 S S S S0反相。 2022/3/13 126 FPLA的輸出緩沖器的結(jié)構(gòu)形式除三態(tài)輸出以外，還有集電極開路門（ OC門）結(jié)構(gòu)。 比較 FPLA與 ROM，就可以發(fā)現(xiàn)它們的結(jié)構(gòu)極為相似，都是由一個 與 邏輯陣列、一個 或 邏輯陣列和輸出緩沖器組成。圖中 與 邏輯陣列最多可產(chǎn)生 8個可編程的乘積項， 或 邏輯陣列最多產(chǎn)生 4個組織邏輯函數(shù)。 其中，③類和④類目前使用最廣泛。 2022/3/13 120 （ 3） 按集成度分類： ① 低密度 PLD(LDPLD)：結(jié)構(gòu)簡單 ， 成本低 、速度高 、 設(shè)計簡便 ， 但其規(guī)模較小 (通常每片只有數(shù)百門 )， 難于實現(xiàn)復(fù)雜的邏輯 。 2022/3/13 119 2. 可編程邏輯器件 (PLD) （ 1） 定義： PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路 ， 用戶可以利用軟 、 硬件開發(fā)工具對器件進行設(shè)計和編程 ， 使之實現(xiàn)所需要的邏輯功能 。 2022/3/13 118 （ 2） ASIC分類 全定制 ASIC：硅片沒有經(jīng)過預(yù)加工 ， 其各層掩模都是按特定電路功能專門制造的 。 多端口 RAM一般可分為雙端口 SRAM、VRAM、 FIFO、 MPRAM等幾類。 4. 串行存儲器 MPRAM 多端口存儲器是為適應(yīng)更復(fù)雜的信息處理需要而設(shè)計的一種在多處理機應(yīng)用系統(tǒng)中使用的存儲器。 3. 非易失性靜態(tài)讀寫存儲器 NVSRAM 2022/3/13 112 串行存儲器是為適應(yīng)某些設(shè)備對元器件的低功耗和小型化的要求而設(shè)計的。 此外，還有一種 nvSRAM，不需電池作后備電源，它的非易失性是由其內(nèi)部機理決定的。 其性能和使用方法與 SRAM一樣 ， 在斷電情況下 ， 所存儲的信息可保存 10年 。 2022/3/13 111 由美國 Dallas半導(dǎo)體公司推出，為封裝一體化的電池后備供電的靜態(tài)讀寫存儲器。 單片容量已達 64MB， 并正在開發(fā) 256MB的快閃存儲器 。 2. 快閃存儲器 Flash Memory 采用與 EPROM中的疊柵 MOS管相似的結(jié)構(gòu)，同時保留了 EEPROM用隧道效應(yīng)擦除的快捷特性。 存儲單元采用浮柵隧道氧化層 MOS管 。用2716EPROM構(gòu)成八段顯示譯碼器電路如圖 。 [解 ] 根據(jù)題目要求可知，該顯示譯碼器是一個輸入變量為 4，輸出變量為 8的組合邏輯電路2716EPROM是 2K 8位的 EPROM芯片，共有 11根地址線（即 A10～ A0）、 8根數(shù)據(jù)線（即 D7～D0）。 2022/3/13 106 RAM的字位擴展 將 1024 4的 RAM擴展為 2048 8 RAM 2022/3/13 107 存儲器在組合邏輯電路中的應(yīng)用 EPROM的應(yīng)用 程序存儲器、碼制轉(zhuǎn)換、字符發(fā)生器、波形發(fā)生器等。 字擴展只增加一條地址輸入線 A10， 可用一反相器便能實現(xiàn)對兩片 RAM片選端的控制 。 2022/3/13 104 RAM字擴展 由 1024 8的 擴展為 4096 8的 RAM 2022/3/13 105 (3) 字位擴展 例：將 1024 4的 RAM擴展為 2048 8 RAM。 4096 8的 RAM有 12根地址輸入線 A11～ A0。 共需四片 1024 8的 RAM芯片 。