微型計(jì)算機(jī)系統(tǒng)與接口：ch(13)(參考版)
2025-02-24 10:32本頁(yè)面
【正文】 ? 通過(guò) IA處理器的進(jìn)化過(guò)程，尤其是 Pentium微處理器結(jié)構(gòu)、超標(biāo)量流水線和指令分支預(yù)測(cè)技術(shù)以及 Pentium工作方式的分析，體會(huì)微處理器技術(shù)的進(jìn)步和關(guān)鍵技術(shù)的作用。在了解引腳信號(hào)定義的基礎(chǔ)上深入理解系統(tǒng)的配置方法和微處理器的總線操作。 ? 以 8086 解剖麻雀，學(xué)習(xí)微處理器的基本知識(shí)。 中斷操作 4）中斷響應(yīng)的總線周期 中斷操作 中斷響應(yīng) 流程圖 注意！ TEMP保存 TF的狀態(tài)以便實(shí)現(xiàn)單步中斷嵌套 中斷優(yōu)先級(jí) 高 低 除法錯(cuò)中斷、斷點(diǎn)中斷、溢出中斷、 INT n指令中斷 NMI INTR 單步 注意！ 中斷優(yōu)先級(jí)指的是當(dāng)幾個(gè)中斷同時(shí)發(fā)生時(shí) CPU響應(yīng)中斷的次序。 。第二個(gè)負(fù)脈沖則用來(lái)讀取中斷向量，在此即中斷類型。 ? CPU響應(yīng)中斷以后，通過(guò) INTA管腳連續(xù)發(fā)出兩個(gè)負(fù)脈沖信號(hào)，表示進(jìn)入中斷響應(yīng)周期。 ? 中斷源發(fā)出中斷請(qǐng)求以后，如果中斷請(qǐng)求信號(hào)符合要求，即 INTR為高電平且保持足夠長(zhǎng)時(shí)間，同時(shí) CPU的中斷允許標(biāo)志 IF=1，則 CPU執(zhí)行完當(dāng)前指令，便進(jìn)入中斷響應(yīng)周期。 內(nèi)存 0段的 0～ 3FFH區(qū)域來(lái)存放中斷向量 ， 該段區(qū)域?yàn)橹袛嘞蛄勘?。CPU響應(yīng)中斷后 ， 由外設(shè)提供中斷向量 。非屏蔽中斷一般用來(lái)處理系統(tǒng)的重大故障，例如系統(tǒng)掉電等。 4）溢出中斷（類型 4） 當(dāng)運(yùn)算結(jié)果超出數(shù)據(jù)規(guī)定的范圍就會(huì)產(chǎn)生溢出中斷 。 3）斷點(diǎn)中斷（類型 3） 用于程序的調(diào)試。 ? 非屏蔽中斷 MNI（ 類型 2） ? 可屏蔽中斷 INTR 內(nèi)部中斷 1）除法錯(cuò)中斷（類型 0） 除數(shù)為 0或者運(yùn)算所得到的商超出規(guī)定的范圍時(shí) 由CPU自身產(chǎn)生的中斷 。 INT n指令中斷也稱作軟件中斷 。 3） 訪問(wèn)指令 執(zhí)行 IN, OUT指令 ， RD信號(hào)或 WR信號(hào)與 M/IO信號(hào)同時(shí)為低電平 。 2） 尋址范圍 65535個(gè) 8位的 I/O端口 ， 即尋址范圍是 0～ 64K。 3）字與字節(jié)訪問(wèn) ? AD0 信號(hào)和 BHE信號(hào)組合，選擇奇偶字節(jié)或字。 存儲(chǔ)器的訪問(wèn)時(shí)間參數(shù) ， 必須小于 420ns。 ? 標(biāo)志寄存器 清零 ? CS寄存器 FFFFH ? DS寄存器 0000H ? SS寄存器 0000H ? ES寄存器 0000H ? 指令指針（ IP） 0000H ? 指令隊(duì)列 空 ? 其他 0000H 總線操作的概念 1) 總線操作與總線周期 2) 典型的總線周期 3) 空閑周期與等待周期 總線操作時(shí)序 1) 典型的總線操作時(shí)序分析 總線操作時(shí)序 1) 典型的總線 操作時(shí)序分析 P37表 28 P37表 28 總線操作時(shí)序 2) 存儲(chǔ)器訪問(wèn)時(shí)間的計(jì)算 l 從地址出現(xiàn)在存儲(chǔ)器地址總線到存儲(chǔ)器數(shù)據(jù)在數(shù)據(jù)線上穩(wěn)定的這段時(shí)間叫做 存儲(chǔ)器的訪問(wèn)時(shí)間 存儲(chǔ)器訪問(wèn)時(shí)間 CPU = TTCLCL * 3（ TCLAV+TDVCL） ， TTCLCL是 T狀態(tài)的周期 ， TCLAV為地址從 T1前沿到在地址線上有效時(shí)間的延時(shí) TDVCL是向存儲(chǔ)器讀數(shù)據(jù) ， 數(shù)據(jù)在總線上建立的時(shí)間 設(shè) CPU的主頻為 5MHz， TTCLCL * 3=600ns， TCLAV=110ns， TDVCL=30ns， 則 CPU的理想存儲(chǔ)器訪問(wèn)時(shí)間為 460ns。 RQ/GT0優(yōu)先級(jí)高于 RQ/GT1。 l RQ/GT RQ/GT0( Request/Grant， 最小模式為HOLD、 HLDA ): 總線請(qǐng)求信號(hào) ， 輸入 / 總線請(qǐng)求允許信號(hào) ， 輸出 ， 此信號(hào)為雙向信號(hào) 。 LOCK信號(hào)是由指令前綴 LOCK產(chǎn)生的 。 最大模式與 最小模式 的引腳差異 最大模式與 最小模式 的引腳差異 最大模式與 最小模式 的引腳差異 l LOCK( Lock， 最小模式為 WR)：總線封鎖信號(hào) ，輸出 。這三個(gè)信號(hào)的組合表示當(dāng)前總線周期的類型 。 QS1,QS0組合起來(lái)表示前一個(gè)時(shí)鐘周期中指令隊(duì)列的狀態(tài) ， 以便從外部對(duì)芯片的測(cè)試 。 前頁(yè)圖中 8282的 OE端接地，則表示這種配置的最小系統(tǒng)將不會(huì)連接 DMA控制器。 10
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