【正文】 signal data_LCD_shi : integer range 0 to 4096。 AD 轉(zhuǎn)換后輸出緩存 定義 signal frequency : std_logic。 signal clock : std_logic。 end ack_check。 串行總線雙向數(shù)據(jù) SCL : out std_logic。 RESET : in std_logic。 use 。 use 。 end Behavioral。 end if。 WHEN OTHERS= LED7=1111111。 P 1110001f 0001110 WHEN 16 = LED7=0111111。 D 1011110 WHEN 14 = LED7=0000110。 B 1111100 WHEN 12 = LED7=1000110。 9 1101111 WHEN 10 = LED7=0001000。 7 0000111 WHEN 8 = LED7=0000000。 5 1101101 WHEN 6 = LED7=0000010。 3 1001111 WHEN 4 = LED7=0011001。 1 0000110 WHEN 2 = LED7=0100100。 else CASE dis_data IS WHEN 0 = LED7=1000000。039。 end process ?？? 不顯示 end case。DOT=39。P when others =dis_data=17。DOT=39。 when 001000 =dis_data=15。DOT=39。 when 000111 =dis_data=CONV_INTEGER(Data0_ce)。DOT=39。 when 000110 =dis_data=CONV_INTEGER(Data1_ce)。DOT=39。P when 000101 =dis_data=CONV_INTEGER(Data2_ce)。DOT=39。 when 000100 =dis_data=15。DOT=39。 when 000011 =dis_data=CONV_INTEGER(Data0_se)。DOT=39。 when 000010 =dis_data=CONV_INTEGER(Data1_se)。DOT=39。 else case dispt is when 000001 =dis_data=CONV_INTEGER(Data2_se)。039。 end process。 end if。 elsif rising_edge(clk_scan) then if dispt = 100000 then 25 dispt = 000000。039。 end process。 end if。 clk_scan=not clk_scan。 then null。 begin if RESET=39。 end process。 Data0_ce= data_in_ce_r(3 downto 0)。 Data2_ce= data_in_ce_r(11 downto 8)。 Data0_se= 0000。 將整理后的數(shù)據(jù)送到顯示 process(CLK,RESET,Data2_se,Data1_se,Data0_se,Data2_ce,Data1_ce,Data0_ce) begin if rising_edge(CLK) then Data2_se= data_in_se(11 downto 8)。 end if。 when others = current_state=st0。d0。 when st2 = data_in_ce_r=d2amp。 current_state=st2。 24 d1:=d1+1。 d2:=d2+1。 current_state=st1。 d1:=0000。 elsif rising_edge(CLK) then case current_state is when st0 = memory_data:=ce。d2:=0000。 then d0:=0000。 begin if RESET=39。 variable d2 : std_logic_vector(3 downto 0)。 測試顯示 十進(jìn)制－ BCD 碼轉(zhuǎn)換 _； process(CLK,RESET) variable d0 : std_logic_vector(3 downto 0)。 end if。 when others = current_state_se=st0_se。d0。 when st2_se = data_in_se=d2amp。 current_state_se=st2_se。 d1:=d1+1。 d2:=d2+1。 current_state_se=st1_se。 d1:=0000。 elsif rising_edge(CLK) then case current_state_se is when st0_se = memory_data:=se。d2:=0000。 then d0:=0000。 begin 23 if RESET=39。 variable d2 : std_logic_vector(3 downto 0)。 設(shè)定顯示 十進(jìn)制－ BCD 碼轉(zhuǎn)換 _； process(CLK,RESET) variable d0 : std_logic_vector(3 downto 0)。 end if。139。139。 then ce=0。 elsif switch=39。139。 end if。039。139。 end if。039。139。 end if。039。139。139。039。 then ce=CONV_INTEGER(data_in_ce)。 if switch=39。 end if。 end if。 pw=pw+1。 begin if rising_edge(clk) thenCONV_INTEGER(data_in_ce) if rising_edge(CLK) then if count1=10 then count1:=0。 顯示調(diào)換信號 process(data_in_ce,clk,zhuan1,pw) variable count : integer range 0 to 100000:=0。 end if。 end if。 減小 設(shè)定 壓強 else se=se10。139。 end if。 增加 設(shè)定 壓強 else se=se+5。139。 end process。停止 信號 end if。pwm_out=39。 then switch=39。啟動 信號 21 elsif key_reg(1)=39。 then switch=39。 啟動 停止 按鍵 狀態(tài) process(key_reg(0),key_reg(1),clk100hz,clk) begin if rising_edge(clk) then if key_reg(0)=39。 end if。 else count:=count+1。 elsif rising_edge(CLK) then if count=5000004 then count:=0。clk100hz=39。039。 分頻 按鍵延時 process(clk) variable count:integer range 0 to 500000。 end ponent。CPU RESET KEYIN : in std_logic_vector(3 downto 0)。 設(shè)置數(shù)據(jù) 調(diào)用按鍵程序 ponent Key_Control port( CLK : in std_logic。 測試 的 BCD 碼 signal zhuan1 :std_logic。 設(shè)置數(shù)據(jù) signal data_in_se : std_logic_vector(11 downto 0)。 signal se : integer range 0 to 400:=0。 signal switch : std_logic:=39。設(shè)置顯示 十進(jìn)制轉(zhuǎn) BCD 碼信號狀態(tài)定義 signal current_state_se : process_state_se。測試顯示 十進(jìn)制轉(zhuǎn) BCD 碼信號狀態(tài)定義 signal current_state : process_state。 直接調(diào)用用于顯示的斷碼 signal key_reg: std_logic_vector(3 downto 0)。 位碼掃描時鐘 signal dispt : std_logic_vector(5 downto 0)。 直接掉 設(shè)置 顯示的，每一位的 BCD 嗎 signal Data0_ce,Data1_ce,Data2_ce: std_logic_vector(3 downto 0)。 end display。 小數(shù)點控制 LED7 : out std_logic_vector(6 downto 0)。 data_in_ce : in std_logic_vector(11 downto 0)。 pwm_out : out std_logic。 100MHZ,系統(tǒng)時鐘 RESET : in std_logic。 use 。 use 。 end Behavioral。 begin u1: ack_check port map( CLK=clk, reset=reset, SDA=SDA, SCL=SCL, data_shi=data_rAD 氣壓值 輸出 )。 signal data_r:std_logic_vector(11 downto 0)。 斷碼（不包含小數(shù)點） BIT8 : out std_logic_vector(0 to 7) 位碼 )。 DOT : out std_logic。 data_in_ce : in std_logic_vector(11 downto 0)。電機(jī)控制信號 switch : out std_logic。 ren : in std_logic。 顯示 控制 ponent display port( CLK : in std_logic。 串行總線時鐘 data_shi : out std_logic_vector(11 downto 0) )。 SDA : inout std_logic。 architecture Behavioral of wendu is 氣壓 信號 采集 ponent ack_check port( CLK : in std_logic。 斷碼（不包含小數(shù)點） BIT8 : out std_logic_vector(0 to 7) 位碼 )。 DOT : out std_logic。 小數(shù)點控制 keyin : in std_logic_vector(3 downto 0 )。 串行總線雙向數(shù)據(jù) S