【正文】 觀察 Q 和 QN 。 首先模擬在 LET=20MeV? cm2/mg 的情況下進行了仿真實驗。 由此也驗證了 LEAP設(shè)計思想的正確性。由此可以說明，當重離子同時打到同一節(jié)點的 N 管和 P 管時，二者的相互作用是相反的，恰能起到對器件的保護作用。粒子入射方向如下圖所示： 圖 36（ a） 反相器電路連接及粒子入射 下圖是節(jié)點 Vout 輸出波形圖?！苯酉聛肀疚尼槍@種情況進行了實際的模擬仿真 ，入射 LET=20MeV? cm2/mg，入射節(jié)點為 NMOS 漏極表面，入射角度為傾斜向上 60176?？梢娞幱?開啟 狀態(tài)的 MOS 管對單粒子的反應(yīng)比較小。在仿真的 2e10 時刻模擬給予重離子入射，入射，為了節(jié)約整體的模擬過程，將截止時間提前為 6e9。 輸出受重 離子影響較大，存儲電路中，瞬時刻的電路翻轉(zhuǎn)結(jié)果將會被記錄，影響存儲結(jié)果的正確性。在仿真的過程中模擬某一時刻給予重離子入射，本次仿真實驗中，入射時刻定為 2e10，入射點選在 N 管漏極中心，初值設(shè)定 Vin=0， Vout=1； 下圖給出了相應(yīng) 情況下 Vout 輸出波形圖。 考慮到前人的實驗情況，故將入射粒子的 LET 值設(shè)置為一個比較合適的數(shù)值， LET（ Linear Energy transfer 線性能量傳輸） =20MeV? cm2/mg，混合仿真時的電路連接如圖 34 所示： 哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 20 圖 34（ a） 反相器電路連接及粒子入射 上圖中淺綠色部分為 P+sub，黃色區(qū)域為 Nwell，在 P 襯底上有一個 NMOS，在 Nwell 中生成一個 PMOS，每個 MOS 館都有柵極、源極、漏極三個電極構(gòu)成，上下兩側(cè)比較長的條形區(qū)域為襯底電極，分別接高電平和地。 對一個簡單的反相器來講，當帶電粒子撞擊到 NMOS 管的漏極，正向脈沖在節(jié)點處被收集 降低 了反相器的輸出電壓；如果反相器的輸出電平是 高 電平，并且足夠多的充電電荷被收集，那么邏輯上反相器的輸出會改變，一旦這大量的入射電荷被耗盡或者中和，節(jié)點處的輸出電壓被 NMOS 定為“ on”； 為了清晰的驗證這一理論，我們 簡單的設(shè)計了實驗，將 TCAD 下建立的 NMOS 模型和 PMOS 模型布局到同一襯底上，并通過合理的連線連接成反相器， 定義初始 Vin=0， Vout=1；此時的 NMOS 管處于截止狀態(tài)， PMOS 管處于導(dǎo)通狀態(tài)，分別對不同狀態(tài)的管進行帶電粒子入射模擬。對 NMOS 來講，反向電流會被源極或者漏極收集，導(dǎo)致產(chǎn)生一個正向的脈沖。該軟件可以指定物理量作為橫、縱坐標，還可以將波形文件導(dǎo)出為文本格式的表格，整個操作過程也可以通過執(zhí)行腳本來實現(xiàn)。本文 模擬使用 Tecplot SV 對阱電勢分布，電子和空穴的濃度分布做了分析，并結(jié)合不同時刻的數(shù)值進行對比，觀察這些參數(shù)的變化。繪制器件 通常是 利用 Tcl 腳本語言對器件材料、邊界、尺寸、摻雜等參數(shù)進行描述。圖 33 顯示了整個的 TCAD 模擬流程。圖 a 是 NMOS 擬合曲線圖 ，圖 b 是P 管的擬合曲線圖： a（ NMOS） 哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 18 104 104 104 105 105 105 105Drain Current (A)D ra i n Vol t a g e (V) SPI C E T C ADVg=1 V b（ PMOS） 圖 32 90nm CMOS 工藝校準獲得的 漏極 IV 曲線 TCAD 模擬流程 TCAD 是 Synopsis 公司推出的器件模擬軟件包，主要包括： Sentaurus Process、 Sentaurus Structure Editor、 Sentaurus Mesh and Noffset3D、 Sentaurus Device、 Tecplot SV、 Inspect 等軟件。從圖中可以看出，校準的器件模型的 IV 曲線與半經(jīng)驗?zāi)Ｐ?SPICE 能很好地吻合，可用于 混合仿真和電荷共享的研究 。通過多次迭代地調(diào)整 LDD、 Halo 以及閾值電壓的注入等摻雜，得到了校準的器件模型。此外，對柵寬很窄的器件，必須對跨過柵的 STI 做側(cè)墻重摻雜。一旦這些參數(shù)被確定，通過與 PDK 中 SPICE 模型的電學(xué)特性迭代比較，就能得到精準的器件模型。從校準角度來說， halo 摻雜對調(diào)整亞閾值特性很有用，同時又對閾值電壓改變不多。為了控制熱載流子，使用了輕摻雜漏極（ LDD）技術(shù)。 DC 校準過程中通過迭代可以大致確定溝道內(nèi)的摻雜分布。多晶硅柵的厚度采用了 130nm工藝下使用的典型值。但是，由于并沒有模擬隧穿導(dǎo)致的柵漏電流，所以采用了漏電等價的厚度，為 。為了實現(xiàn)精確的校準，柵氧厚度必須做準確的估計。 P+深阱的主要作用是減小寄哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 17 生電阻，防止器件 SEL。右側(cè)的為 NMOS 剖面圖是， N 阱和 P 阱摻雜都采用Gaussian 分布，峰 值分別距離表面 m 和 m。 圖 31 MOS 器件剖面圖 這一小節(jié) 主要 講述 90nmCMOS 雙阱工藝器件模型的建立。目前通用的做法是采用逆向建模， 再根據(jù) 獲得的 PDK 和 SPICE 模型確定器件幾何尺寸，將器件模擬所得的 IV 曲線與 SPICE 模擬曲線進行匹配，通過調(diào)整工藝參數(shù)（主要是摻雜）達到工藝校準。哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 16 第 3 章 仿真研究及版圖設(shè)計 針對 LEAP 結(jié)構(gòu)和 DICE 結(jié)構(gòu)在版圖布局上的不同，本文設(shè)計了 TCAD 環(huán)境下的混合仿真來對上一章的理論分析進行驗證，在 TCAD 環(huán)境下，要實現(xiàn)與 SPICE的混合仿真，首先需要建立 TCAD 模型，建立 MOS 晶體管，然后對所建立的晶體管模型進行不斷地摻雜調(diào)整，以實現(xiàn)其校準工作，使其能夠與 SPICE 所提供的工藝庫完全 匹配， 進而將建立的晶體管與 SPICE 中的元件連接到一起，在模擬給予重離子入射，實現(xiàn)混合仿真。結(jié)果會是一個更高的 LET 翻轉(zhuǎn)值，單粒子既會影響 n1，也會影響 n3，而不僅僅是只影響 n1。單粒子影響 n1 漏極會使節(jié)點 A 變?yōu)榈碗娖?，并開啟晶體管 M4，使節(jié)點 B 為高電平，使互鎖狀態(tài)變?yōu)闋顟B(tài) 1，相反的，單粒子影響 n3 漏極會使節(jié)點 B 變?yōu)榈碗娖?，開啟晶體管 M2，驅(qū)使節(jié)點 A 為高電平將互鎖狀態(tài)轉(zhuǎn)變?yōu)闋顟B(tài) 2。借以減少電路中單粒子瞬變的影響， LEAP 同時也考慮到了不同電路元件之間的相互作用。充電所降低的程度依賴于兩個漏極的相互關(guān)聯(lián)程度和帶電粒子撞擊漏極的方向。圖 27 所示的反相器中， P 管收集的正向電流被 N 管所收集的反向電荷所抵消。 圖 26 粒子撞擊到 ON 狀態(tài)下晶體管漏極時的輸出狀態(tài) 為了圖例說明 LEAP 怎么樣在多節(jié)點的情況下電荷收集來減少單粒子的影響。具體如圖 25~26 所示 ： 哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 13 圖 25 粒子撞擊到 OFF 狀態(tài)晶體管漏極時候輸出情況 當反相器輸出為高電平時， PMOS 管的帶電粒子撞擊不會影響到電路的輸出電平，但是會驅(qū)使反向器的輸出電壓比提高，比供電電壓更高，直到‘ ON’狀態(tài)的P 管不再有過量的輸入充電。然而對一個 PMOS 來講，正電被源極或者漏極收集，導(dǎo)致產(chǎn)生一個反向的脈沖。 當帶電粒子撞擊 MOS 管附近，電子和空穴的被入射到硅中，充放電主要是是通過擴散運動和漂移運動實現(xiàn)的，從而產(chǎn)生了反向電流，最終電流被收集或者被相互中和。這就是 DICE 結(jié)構(gòu)的不足之處， LEAPDICE 恰恰能改善這不足。 3. 節(jié)點 Q3 的狀態(tài)是浮動的；‘ N P3 都是 OFF 狀態(tài)’。 1. 節(jié)點 Q1 受到兩個都開啟的 P1 和 N1 驅(qū)動，導(dǎo)致節(jié)點 Q1 處電壓競爭。 下面簡要舉例說明 DICE 的不足。 LEAP 結(jié)構(gòu)被提出的原因是因為 DICE 存儲單元對 普通的 單粒子翻轉(zhuǎn)是免疫的。這個 LEAPDICE 保存了原來的 DICE 電路的基本特性（包含了晶體管的大小型號等）。 LEAP 是一種版圖設(shè)計規(guī)則，是 Layout Design through ErrorAware Transistor Positioning 的簡稱。會發(fā)生單粒子多位翻轉(zhuǎn)（ SEMU），這也是我們要對 DICE 結(jié)構(gòu)進行改進的最初原因。其余晶體管仍然選用 SPICE 庫元件，電路連接如下圖 24： V D DP 1 P 2P 3N 1 N 2N 3D I C EP 0N 0Q 0 Q 1Q 2Q 3 圖 24 雙互鎖（ DICE）結(jié)構(gòu) 連接 圖 DICE 結(jié)構(gòu) 雖然 對 單粒子翻轉(zhuǎn)（ SEU） 免疫 ，但是其在粒子同時入射到多個相鄰的節(jié)點比 如 Q0 和 Q1 時， 其又是敏感的。在僅有單個節(jié)點發(fā)生翻轉(zhuǎn)的情況下 ， 由于單元中有四個結(jié)點存儲邏輯狀態(tài) ， 其中每個結(jié)點的狀態(tài)都由相鄰對角的結(jié)點控制 ， 而這對角的結(jié)點并不互相聯(lián)系 ， 它們的狀態(tài)也由其他相鄰對角的結(jié)點的狀態(tài)控制 ， 因而可獲得很好的抗單粒子翻轉(zhuǎn)效果。P3 關(guān)閉，起反饋互鎖作用，隔離兩個豎直方向的鎖存器。P0 導(dǎo)通，同樣起鎖存作用，橫向的晶體管對 N0amp。對于邏輯狀態(tài)為 1 的情況， X0~X3=1010，豎直方向的反相器對 N1amp。P2和 N3amp。如果把 X0~X3=0101 作為邏輯狀態(tài) 0，由晶體管 N0 Pl 和 N2 P3 形成的橫向反相器環(huán)導(dǎo)通，形成兩個鎖存器，在結(jié)點 X0~Xl 和 X2~X3 上存儲同樣的數(shù)據(jù)。圖 4 中的反相器符號事實上是 P 型晶體管或 N 型晶體管 ， 分別用字符標示。結(jié)點 Xi(i=0~3)通過晶體管 Ni1 和 Pi+1， 互補反饋控制相 應(yīng)的對角上互補的兩個結(jié)點 Xi1 和 Xi+1。P0。P3,以及兩個雙向連接反饋的反相器結(jié)構(gòu) Nlamp。這種新的單粒子翻轉(zhuǎn)效應(yīng) (SEU)加固存儲單元的設(shè)計 ， 采用新穎的四結(jié)點冗余鎖存 ，電路連接 如下 ： C KDN 4N 6N 5N 7N 0N 1N 2N 3P 0P 1P 2P 3 DX 0X 1X 2X 3 圖 23 DICE 存儲單元原理圖 DICE 采用兩個傳統(tǒng)的交叉耦合反相鎖存結(jié)構(gòu) N0amp。 為了增強 SRAM 的抗單粒子的能力，人們進行了大量的探究，設(shè)計出多種多樣的加固方案，這其中比較典型的就是 雙互鎖存儲單元 （ DICE）結(jié)構(gòu)。傳統(tǒng) SRAM器件的存儲單元通常由 6T 結(jié)構(gòu)雙穩(wěn)態(tài)觸發(fā)器組成 ，這里主要考慮其中心相互耦合的兩個反相器，不考慮輸入輸出控制端，那么研究的也就是兩個互相耦合的反相器構(gòu)成的四管單元，其結(jié)構(gòu)具體 如圖 22 所示。 SRAM 設(shè)計 的核心 是 存儲單元 的 設(shè)計 ，因為存儲單元 對芯片的面積和功耗起 著主要作用 ， 同時還影響工作的穩(wěn)定性、可靠性和速度。當片選信號 (CE)為低時 ， 該片處于選中狀態(tài) ， 為高則這個芯片不接受任何輸入信號。要往某個存儲單元中寫入數(shù)據(jù) ， 同樣需要通過該單元相應(yīng)的行和列地址來選中該存儲單元 ， 然后把要存儲的數(shù)據(jù)送到數(shù)據(jù)輸入端口 ， 并把數(shù)據(jù)寫入選中的存儲單元。進而在 電路中 實現(xiàn)混合仿真 ， 完成對不同電路的不同工作條件的仿真模擬。提出了一種簡單的對 SRAM 存儲單元的加固手段 。 而且 這樣的方法需要專門維護一條抗輻照工藝線，由于抗輻照芯片本身的 出貨量很小，其工藝線的維護成本很高。哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 8 第 2 章 版圖設(shè)計分析 存儲電路中的 SEU 是當前急需解決的單粒子效應(yīng)。 第三章是仿真驗證部分 ；并給出了 LEAP 結(jié)構(gòu)的版圖設(shè)計。 各章節(jié)內(nèi)容安排： 第一章緒論介紹了課題提出的背景，國內(nèi)外防輻射研究的前沿技術(shù)和現(xiàn)狀，并介紹了軟錯誤的產(chǎn)生，分類和加固手段 ；電荷共享機理等。 從而保證了器件的正常應(yīng)用。本文使用器件模擬的手段研究了電荷共享對 SRAM 存儲單元的影響。 隨著工藝尺寸的縮減，單次的粒子入射將可能在多個敏感器件上發(fā)生電荷收集，稱之為電荷共享。本文采用了 LEAP 的思想，通過版圖 布局的思想在 DICE 結(jié)構(gòu)的基礎(chǔ)進行再設(shè)計，大大降低了電路對 SEMU 的敏感性，并給出了版圖布局和驗證，大大增強了電路的容錯率。 傳統(tǒng)上 SEU 的加固依賴特殊材料和制造工藝的傳統(tǒng)加固方法成本很高，特征尺寸往往落后商用工藝兩代，從而導(dǎo)致抗輻照電路的速度、集成度較低， 功耗較高。 BAE 公司在抗輻照 SRAM 設(shè)計方面已經(jīng)走過了 20 多年的歷史，作為宇航級微哈爾濱工業(yè)大學(xué) 本科畢業(yè)設(shè)計（ 論文 ） 7 處理器和微電子電路的供應(yīng)商，現(xiàn)在 工藝 已經(jīng)達到了 m。 表 11 國外典型抗輻射集成電路參數(shù) 型號 U8ER512K32 HXSR01608 制 造商 Aeroflex Honeywell BAE 工藝 輻射加固SOI 工藝 商用 CMOS特殊工藝加固步驟 SEU *16errors/ay 1x10*11 errors/ errors