計算機組成原理課程設計---校驗碼生成電路的設計(參考版)
2025-01-16 18:04本頁面
【正文】 [7] 莊鎮(zhèn)泉 胡慶生，電子設計自動化[M]北京，科學出版社，2000 。[5] 劉寶琴，ALTERA 可編程邏輯器件及其應用[M].北京:清華大學出版社，1995。[3] 余孟嘗，數字電子技術基礎簡明教程（第三版），1998年12月。參考文獻[1] 白中英，計算機組成原理（第四版），北京，科學出版社，2008年9月。 在每一次的課設中都會學到很多東西，這一次則更多，不僅鍛煉了動手動腦的能力，而且，在越來越深入的學習和查資料中，更讓我覺得組成原理的精深，覆蓋的廣泛，而我們上課所學和考試考的內容真的只是一些皮毛，讓我知道了真的學懂這門課并不是一件容易的事。后來自己查了幾本書，知道了大概的步驟和電路圖。這次課設我的收獲很多，在一開始的幾天中一直沒什么頭緒，不知道該從哪處下手去做。結果顯示和我們用人工算的一樣5. CRC碼校驗仿真波形圖 圖45 CRC碼生成電路波形圖 這個波形的仿真是為了檢驗我們設計的這個電路是否正常的工作，并檢查此電路的正確性和可行性6. 整合電路校驗碼的波形圖圖46 整合后的電路波形圖 這是為了進一步的檢測我們以上電路的正確性，我們用了一些數據進行了檢測。對數據進行比較，可以看出功能仿真結果是正確的，進而說明電路設計的正確性。功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數，選定的仿真信號和設置的參數。具體步驟如下：分析輸出結果仿真得到輸出端口波形設置輸入端口波形添加輸入輸出端口設置仿真時間新建波形文件1. 建立工作庫文件夾和編輯設計文件 為了檢驗電路設計是否正確，首先由要檢驗的電路新建一個波形文件，然后再做時序仿真，輸入相應數據，檢驗與預期結果是否一致。整合電路圖：圖32 整合后的電路 總電路設計完成以后，接著一步就是檢驗檢驗電路是否正確。整合步驟： 首先創(chuàng)建一個文件夾，然后在QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個Block Digram File，然后將前面已經做好的模塊添加到該文件中，再將它們連起來。17位寄存器的設計方法是相同的，只需要對VHDL帶代碼做適當的修改。END m。 END IF。 END IF。 IF(rdatacrc(4 DOWNTO 0) /= rdtemp(11 DOWNTO 7)) THEN ERROR0 = 39。 rt = 39。139。139。 END IF。 39。039。 rdtemp(5 DOWNTO 0) amp。139。 rcrcvar := rdtemp(11 DOWNTO 6) XOR multi_coef。039。139。139。039。)。 rt = (OTHERS = 39。) THEN rdtemp = datacrci(16 DOWNTO 5)。 AND hrecv = 39。) THEN IF(rt = 39。event AND clk = 39。PROCESS(hrecv,clk) VARIABLE rcrcvar : std_logic_vector(5 DOWNTO 0)。 END IF。039。039。139。 t = t + 1。 hsend = 39。 AND t=7) THEN datacrco=sdatam amp。 ELSIF(st=39。039。 ELSE dtemp = dtemp(10 DOWNTO 0) amp。 39。 dtemp = crcvar(4 DOWNTO 0) amp。139。 AND t 7) THEN t = t + 1。 ELSIF(st = 39。 st = 39。 hsend = 39。039。 sdatam = sdata。139。039。139。BEGIN IF(clk39。 SIGNAL st,rt : std_logic。 SIGNAL dtemp,sdatam,rdtemp : std_logic_vector(11 DOWNTO 0)。139。ARCHITECTURE m OF crcm IS CONSTANT multi_coef : std_logic_vector(5 DOWNTO 0) := 110101。 ERROR0, hsend : OUT std_logic)。 rdata : OUT std_logic_vector(11 DOWNTO 0)。 datacrco : OUT std_logic_vector(16 DOWNTO 0)。ENTITY crcm IS PORT (clk, hrecv,datald : IN std_
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