【正文】 感謝學校在畢業(yè)設計期間為我提供做好畢業(yè)設計的條件以及機房全體老師的辛勞工作和支持！感謝電子學院老師和同窗們的關心和支持！感謝所有幫助過我的人們！參考文獻 ,[M].北京:科學出版社,2001.[M].成都:電子科技大學出版社,2000.[M].成都:電子科技大學出版社,2000.、開發(fā)與應用[M].西安:西安電子科技大學出社,2000.,陳海燕,[J].電測與儀表,2002,(2):2123.,周浩洋,(Lattice)的多功能數(shù)字頻率計 ， Nagle，Bill ，J. David Irwin. Digital Logic Circuit Analysis amp。致 謝在即將走出大學校園步入社會的最后幾個月，利用我人生當中大學四年的時間在各位老師諄諄的指導下學到專業(yè)知識，我認真地做了畢業(yè)設計論文簡易數(shù)字頻率計。文中設計的數(shù)字頻率計，無需選擇量程便可實現(xiàn)寬頻段高精度的頻率測量，同時在基本電路模塊基礎上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同用戶的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。使用單片機完成整個測量電路的控制，數(shù)據(jù)處理和顯示輸出。在調(diào)試的實驗中，簡易數(shù)字頻率計能夠準確的測試頻率和周期，而且測量精度基本上滿足指標的要求。U10:DISPLAY PORT MAP(FSIN,S9,COM,SEG)。U8:CNT10 PORT MAP(S7,SC,SE,SD(31 DOWNTO 28),S8)。U6:CNT10 PORT MAP(S5,SC,SE,SD(23 DOWNTO 20),S6)。U4:CNT10 PORT MAP(S3,SC,SE,SD(15 DOWNTO 12),S4)。 U2:CNT10 PORT MAP(CLK=S1,CLR=SC,ENA=SE,CQ=SD(7 DOWNTO 4),CARRY_OUT=S2)。BEGINU0:TESTCTL PORT MAP(CLK=CLK,TSTEN=SE,CLR_CNT=SC,LOAD=SL)。SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC。end ponent。 :out std_logic_vector(2 downto 0)。 port(clk:in std_logic。ponent display isLOAD:OUT STD_LOGIC)。 TSTEN:OUT STD_LOGIC。 END COMPONENT。 DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 END COMPONENT CNT10。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY FREQ。 :out std_logic_vector(2 downto 0)。 FSIN:IN STD_LOGIC。USE 。end architecture art。 end case。 when 1111=seg=01110001。 when 1101=seg=01011110。 when 1011=seg=01111100。 when 1001=seg=01101111。 when 0111=seg=00000111。 when 0101=seg=01101101。 when 0011=seg=01001111。 when 0001=seg=00000110。 end case。 when 111=bcd=dout(31 downto 28)。 when 101=bcd=dout(23 downto 20)。 when 011=bcd=dout(15 downto 12)。 when 001=bcd=dout(7 downto 4)。 =t。end if。 139。 t=000。if t=111 then thenevent and clk=39。 signal bcd:std_logic_vector(3 downto 0)。 end entity display。 :out std_logic_vector(2 downto 0)。 port(clk:in std_logic。entity display isuse 。END ARCHITECTURE ART。 LOAD=NOT DIV2CLK。END IF。ELSE CLR_CNT=39。CLR_CNT=39。 THEN AND DIV2CLK=39。IF CLK=39。PROCESS(CLK,DIV2CLK) ISBEGIN END IF 。 139。IF CLK39。BEGINPROCESS(CLK)ISBEGIN END ENTITY TESTCTL。 CLR_CNT:OUT STD_LOGIC。 PORT (CLK:IN STD_LOGIC。ENTITY TESTCTL IS USE 。END ARCHITECTURE ART。END IF。 139。ARCHITECTURE ART OF REG32B IS BEGINPROCESS(LOAD,DIN)ISBEGINIF LOAD39。DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 PORT(LOAD:IN STD_LOGIC。ENTITY REG32B IS LIBRARY IEEE。 CQ=CQI。END IF。 ELSE CARRY_OUT=39。 IF CQI=9 THEN CARRY_OUT=39。PROCESS (CQI) ISBEGINEND IF。 END IF。 IF CQI9 THEN CQI=CQI+1。 THEN IF ENA=39。 THENEVENT AND CLK=39。 THEN CQI=0。CLR=39。IFBEGINPROCESS(CLK,CLR,ENA) ISBEGIN END ENTITY CNT10。 CQ:OUT INTEGER RANGE 0 TO 15。 CLR:IN STD_LOGIC。 USE 。 在D觸發(fā)器的輸入端START為低電平時, 當FIN端輸入一個脈沖上升沿, FINCLK1和FSDCLK2的信號通道被切斷. , 輸出8位數(shù)據(jù)總線, 分4次將32位數(shù)據(jù)全部讀出. CONT1的設計是用VHDL語言實現(xiàn)的. 我們在EDA設計中嚴格采用模塊設計法, 總體設計采用原理圖輸入方式, 每個子模塊都采用VHDL語言描述. 脈沖寬度測量和占空比測量電路 測頻率與測周期部分控制電路 本模塊的電路設計根據(jù)第二部分所述的脈沖寬度測量原理, . 輸入到本模塊的被測量信號是經(jīng)過信號處理電路處理過后的被測信號, 該信號的上升沿和下降沿信號對應于未經(jīng)處理時的被測信號的50%幅度時上升沿和下降沿信號. 信號從FIN端輸入, CLR為本模塊電路的工作初始化信號輸入端. START為本電路的工作使能端, .測量脈沖寬度采用以下幾步:① 向CONTRL2的CLR端輸送一個脈沖以進行電路的工作狀態(tài)初始化.② , 表示進入脈沖寬度測量, 這時CONT2的輸入信號為PULamp。② 由預置門控信號將CONTRL的START端置高電平, 預置門開始定時. 同時由被測信號的上升沿打開計數(shù)器CONT1, 并使標準頻率信號被關斷.③ 預置門定時結(jié)束信號把CONTRL的START端置為低電平. 這使在被測信號的下一個脈沖的上升沿到來時, CONT1停止計數(shù), 同時輸入CONT2的標準頻率信號被關斷.④ 控制部分CONTRL的EEND端輸出低電平來指示測量計數(shù)結(jié)束. 單片機讀回CONT1和CONT2的計數(shù)值, 根據(jù)高精度恒誤差測量公式進行浮點運算, 計算出被測信號的頻率或周期值. 控制部分設計 測頻模塊原理邏輯圖 。 八位LED動態(tài)顯示器電路 本系統(tǒng)的LED的驅(qū)動電流由7片串級的串入并出的移位寄存器74LS164提供