微機(jī)接口技術(shù)概論(參考版)
2025-01-06 02:42本頁(yè)面
【正文】 軟件接口設(shè)計(jì)的任務(wù) 是編制相應(yīng)程序使可編程接口芯片發(fā)揮應(yīng)有的功能和 提高微機(jī)系統(tǒng)的性能和效率。 應(yīng)用接口技術(shù)的任務(wù) 是對(duì)微機(jī)系統(tǒng)進(jìn)行硬、軟件設(shè)計(jì)，使微機(jī)能夠有效地與 外部世界和用戶進(jìn)行聯(lián)系，充分發(fā)揮它的效能。補(bǔ)充 Athlon MP 32位 MPU ? 適用于大型數(shù)據(jù)庫(kù)，數(shù)據(jù)挖掘，在線事務(wù)處理等企業(yè)級(jí)應(yīng)用 ? 集成化的 DDR DRAM控制器，支持 ECC內(nèi)存，檢查和糾正內(nèi)存中的代碼錯(cuò) ? AMD的 HyperTransport總線結(jié)構(gòu)：使 PC內(nèi)部芯片之間的數(shù)據(jù)傳輸速率達(dá)到 此技術(shù)得到 Apple、 Cisco、 Sun、 Transmeta、 Nvidia、 API、 PMCSierra等支持 AMD支持 64位技術(shù)： Athlon 64系列（速龍）、 Opteron系列（皓龍）、Sempron系列（閃龍）、 Turion系列（炫龍） 64位微處理器 Intel EM64T EM64T,前身是 IA32E Intel擴(kuò)展 64位內(nèi)存技術(shù)，增強(qiáng) IA32結(jié)構(gòu)，擴(kuò)展到 64位結(jié)構(gòu)操作 完全兼容現(xiàn)在的 IA32結(jié)構(gòu)和 x8664技術(shù) 具有傳統(tǒng) IA32模式和擴(kuò)展 IA32e模式，擴(kuò)展 IA32e模式包括 64位 模式和兼容模式，由擴(kuò)展功能激活寄存器 IA32_EFER選定。 RISC： PowerPC， SPARC， PARISC， MIPS， Alpha等 EPIC： Itanium， Itanium II X8664： AMD6 EM64T（前身是 IA32E） ? CPU擴(kuò)展指令集 MMX： 57條多媒體指令 SSE： 70條： 50條 SIMD浮點(diǎn)運(yùn)算、 12條 MMX整數(shù)運(yùn)算、 8條優(yōu)化數(shù)據(jù)塊傳輸 SSE2： 144條： SSE部分和 MMX部分 SSE3： 13條：數(shù)據(jù)傳輸、數(shù)據(jù)處理、特殊處理、優(yōu)化命令、超線程性能增強(qiáng) ? 超標(biāo)量和超流水線 超流水線通過流水細(xì)化，提高主頻，在 1T內(nèi)完成多個(gè)操作，以時(shí)間換取空間； 超標(biāo)量是內(nèi)置多路流水線實(shí)時(shí)執(zhí)行多處理器，以空間換取時(shí)間 ? 封裝 針柵陣列（ PGA）封裝的 MPU使用 socket插座 單邊接觸盒（ SEC）封裝的 MPU使用 slot X 64位微處理器 Itanium 1. Itanium（ 開發(fā)代碼 Merced，安騰， Intel和 HP） IA64架構(gòu) ： 64位尋址能力和 64位寄存器 工藝： Madison 100nm,Montecito 90nm, ① 指令定長(zhǎng)，降低解碼復(fù)雜度 ② 指令可對(duì)寄存器操作 ③ 顯式并行指令計(jì)算（ EPIC）技術(shù) 編譯器：分析指令間依賴關(guān)系 無(wú)依賴關(guān)系的指令組合 執(zhí)行部件：成組的指令群并行執(zhí)行 并行調(diào)度是編譯時(shí)由軟件決定，硬件調(diào)度會(huì)增加復(fù)雜性和提高成本 3級(jí)高速緩存： L1 32KB（指令和數(shù)據(jù)）， L2 256KB， L3 Itanium 2的 L3有 9MB，其雙核的 L3有 24MB ④ IA64的分支預(yù)測(cè)在編譯控制，分支判斷與分支語(yǔ)句同時(shí)執(zhí)行。 ? 高級(jí)動(dòng)態(tài)執(zhí)行引擎：為 EU動(dòng)態(tài)提供指令不使其停頓 不等待數(shù)據(jù)的指令送到 EU去執(zhí)行 增強(qiáng)的分支預(yù)測(cè)功能和 BTB（ 4KB） 高效的亂序推測(cè)能力減少預(yù)測(cè)失敗引起的延遲 ? 快速執(zhí)行引擎： ALU在時(shí)鐘的上升和下降沿都執(zhí)行運(yùn)算，是 CPU主頻的兩倍， 平均半個(gè)時(shí)鐘周期完成 1條指令，采用的是時(shí)鐘緩沖（ Clock buffering）電路。 32位微處理器 Pro PII PIII 32位微處理器 Pentium 4（ 1） （ 7） Pentium IV或 Pentium 4（ ） ? ， 6層鋁金屬層， 4200萬(wàn)管，面向互聯(lián)網(wǎng)技術(shù)， 內(nèi)核構(gòu)架 NetBurst， IA32體系結(jié)構(gòu) ? 超級(jí)流水線技術(shù)： 20級(jí)（ PIII是 10級(jí)）， ALU用內(nèi)核頻率的 2倍，直接加速了 整數(shù)指令的執(zhí)行速度。 ? 先進(jìn)的系統(tǒng)緩沖器 填充 Buffer： 4 → 6 總線隊(duì)列： 4 → 8 回寫緩沖器： 1→ 4 ? 移動(dòng) PC的 SpeedStep技術(shù) 降低速度和電壓后，延長(zhǎng)運(yùn)行時(shí)間；外接電源時(shí)，以全速全壓運(yùn)行。 ? 繼承了 PII的動(dòng)態(tài)執(zhí)行，雙重獨(dú)立總線技術(shù)， 100MHz前端總線。 ? L1 Cache： 16KB指令 Cache和 16KB數(shù)據(jù) Cache； L2 Cache： 512KB，為 CPU核心速度的一半。 雙重獨(dú)立總線結(jié)構(gòu) DIB L2 Cache總線（ L2 Cache與 CPU專用總線）和系統(tǒng)總線（用于 Mem.） 可提供 3倍于單一總線結(jié)構(gòu)處理器的帶寬性能。 數(shù)據(jù)流分析：分析指令流數(shù)據(jù)依賴關(guān)系，優(yōu)化指令執(zhí)行排序。除掉 L2 Cache即為 Celeron（賽揚(yáng)）處理器， 浮點(diǎn)與 PII持平，后加入高速 128KB Cache。 ? CISC指令 RISC化：將指令分解為微操作 ? 亂序執(zhí)行（ Out of order execution ）： CPU允許指令不按程序順序 發(fā)給處理單元，能提前的立即分發(fā)執(zhí)行，然后重排單元將結(jié)果按指令順序重排， CPU內(nèi)電路滿負(fù)荷，提高其運(yùn)行速度 ? 動(dòng)態(tài)分支預(yù)測(cè)和推測(cè)執(zhí)行 (dynamic branch prediction， speculative exec.) ? 3路超標(biāo)量結(jié)構(gòu)和 14級(jí)流水線結(jié)構(gòu)：提高并行處理能力 32位微處理器 Pentium Pro（ 2） 32位微處理器 Pentium MMX （ 3） Pentium MMX（ Multimedia extension）（ ）多能奔騰 ? ， 450萬(wàn)管， 160～ 233MHz， 4種新的數(shù)據(jù)類型， 8個(gè) 64位寄存器和 57條新指令，對(duì) IA32指令系統(tǒng)擴(kuò)展（浮點(diǎn)寄存器 別名映象）， A/V，圖形圖象處理，多媒體及通信。 ? CPU內(nèi)核：有 8KB代碼 L1 Cache＋ 8KB數(shù)據(jù) L1Cahce， 550萬(wàn)管， 與 CPU同頻的 256KB L2 Cache， 1550萬(wàn)管， 64位全速總線相連。 ? 64位外部 DB：用于同內(nèi)存以 528MB/S（ 66MHz鐘頻）交換數(shù)據(jù)， 1個(gè)突發(fā)總線周期讀入 256位數(shù)據(jù)。 ? 高性能 FPU：浮點(diǎn)數(shù)運(yùn)算高度流水線化， 8級(jí)流水，每 T可完成 1～ 2個(gè)浮點(diǎn)操作 ? 獨(dú)立的指令 Cache和數(shù)據(jù) Cache，都是 8KB，數(shù)據(jù) Cache有二個(gè)接口分別與 U、
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