基于fpga的dds信號源畢業(yè)設(shè)計(論文)開題報告(參考版)
2024-10-12 12:03本頁面
【正文】 指導(dǎo)教師： 年 月 日 所在院（系）審查意見： 負(fù)責(zé)人： 年 月 日 。本課題設(shè)計思路基本明確，通過設(shè)計和研究可以提高開發(fā)電子產(chǎn)品的能力。 該同學(xué)在論文開題期間閱讀了大 量的參考文獻(xiàn)，文獻(xiàn)綜述寫作比較規(guī)范，內(nèi)容豐富，符合文獻(xiàn)綜述的基本要求。 方案設(shè)計 (1)本課設(shè)以 DDS 為核心， DDS 由頻率控制字、相位累加器、相位寄存器、波形存儲器 (ROM)、數(shù)模轉(zhuǎn)換器和低通濾波器組成，其工作原理如下圖 1 所示： (2)FPGA 設(shè)計流程 FPGA 設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合后仿真、實現(xiàn)、布線后仿真和下板調(diào)試等主要步驟，如下 圖 2 所示。 (2)輸出量化位數(shù)： 8 位 (3) 輸出頻率≤ 2MHz 解決手段 從學(xué)習(xí) FPGA、 DDS 信號源的原理入手，學(xué)會通過 FPGA 控制 D/A 轉(zhuǎn)換器將數(shù)字信號轉(zhuǎn)化為模擬信號。 畢 業(yè) 設(shè) 計（論 文）開 題 報 告 ２．本 課題要研究或解決的問題和擬采用的 方法 （途徑）： 技術(shù)指標(biāo) 本次設(shè)計要求利用 FPGA 設(shè)計 DDS 信號發(fā)生器，利用 Quartus II 軟件 對信號發(fā)生器進(jìn)行電路設(shè)計功能仿真，并對仿真結(jié)果進(jìn)行分析。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模 電子系統(tǒng) 的重 要保證。 VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持 模塊化設(shè)計 ，又支持層次化設(shè)計。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。 VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA公 公 司支持，在電子工程領(lǐng)域，已成為事實上的 通用 硬件描述語言。自 EE IEEE1076（簡稱 87 版 )之 后，各 EDA 公司相繼推出自己的 VHDL 設(shè)計環(huán)境，或宣布自 自 己的設(shè)計工具可以和 VHDL 接口。 VHDL 全名 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕 生于 1982 年。而 SystemVeril
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