第十章輸入輸出結(jié)構(gòu)(參考版)
2024-10-02 12:42本頁(yè)面
【正文】 系統(tǒng)可以有多個(gè)中斷，多個(gè)中斷可采用 菊花鏈 或 并行優(yōu)先權(quán) 硬件進(jìn)行優(yōu)先級(jí)排隊(duì)。這些方式中， CPU必須有邏輯電路去訪問(wèn) I/O設(shè)備和處理指令集中的 I/O指令。它不給每個(gè)數(shù)據(jù)送起始位和停止位，而是將幾個(gè)數(shù)據(jù)合成一個(gè)數(shù)據(jù)塊，并在此數(shù)據(jù)塊前和尾添加適當(dāng)信息以形成一幀數(shù)據(jù) 高級(jí)數(shù)據(jù)鏈路控制 圖 高級(jí)數(shù)據(jù)鏈路控制的幀格式 檢查傳輸中錯(cuò)誤 80 （ UART） 通用異步收發(fā)器 帶 UART的計(jì)算機(jī)系統(tǒng) 81 圖 UART的內(nèi)部結(jié)構(gòu) 82 第十章 輸入輸出結(jié)構(gòu) 異步數(shù)據(jù)傳輸 可編程 I/O 中斷 直接存儲(chǔ)器訪問(wèn) I/O處理器 串行通信 實(shí)例：串行通信標(biāo)準(zhǔn) 83 RS232C標(biāo)準(zhǔn) 傳輸速度可達(dá) 115,200bps，包括 9個(gè)信號(hào)如下 ? 請(qǐng)求發(fā)送 ? 清除發(fā)送 ? 發(fā)送數(shù)據(jù) ? 數(shù)據(jù)終端準(zhǔn)備就緒 ? 數(shù)據(jù)設(shè)備準(zhǔn)備就緒 ? 接收數(shù)據(jù) ? 載波檢測(cè) ? 振鈴指示 ? 接地 84 USB 四種類(lèi)型包 記號(hào)包 ：指明傳輸方（或幀產(chǎn)生者）的地址和端點(diǎn) 數(shù)據(jù)包 ：包括傳輸?shù)皆O(shè)備或從設(shè)備來(lái)的數(shù)據(jù) 握手包 ：傳遞用于協(xié)調(diào)數(shù)據(jù)傳輸?shù)男畔? 專(zhuān)用包 ：還有一些具有許多不同功能的 85 圖 USB包格式：（ a）記號(hào)包，（ b）數(shù)據(jù)包，（ c）握手包 86 ? 計(jì)算機(jī)可采用 帶握手或不帶握手 、 源或目的啟動(dòng)的異步數(shù)據(jù)傳輸 執(zhí)行交互。 75 并行通信 ：同一時(shí)間內(nèi)傳輸多位數(shù)據(jù) DMA控制器和 I/O處理器都采用并行通信 串行通信 ：在給定的時(shí)間內(nèi)不能傳輸多位數(shù) 據(jù)，傳輸數(shù)據(jù)要通過(guò)并串轉(zhuǎn)換 打印機(jī)、 MODEM等通過(guò)串口與 CPU通信 異步串行通信 ：連接的設(shè)備不共用同一時(shí)鐘并且需同時(shí)傳輸數(shù)據(jù) 同步串行傳輸 ：以幀（ frame）的形式傳輸數(shù)據(jù)塊，幀中包括傳輸信息頭、數(shù)據(jù)和傳輸信息尾 串行通信 76 兩個(gè)設(shè)備采用異步串行傳輸通信時(shí)，他們不共用同一時(shí)鐘。最后為打印數(shù)據(jù)塊啟動(dòng)第二個(gè) DMA傳送。 帶 DMA控制器而沒(méi)有 I/O處理器的系統(tǒng)首先將數(shù)據(jù)寫(xiě)入 DMA控制器的寄存器中，并啟動(dòng)傳輸，等待它完成。 3. 傳送后處理 CPU響應(yīng)中斷，轉(zhuǎn)去執(zhí)行中斷服務(wù)程序， 進(jìn)行結(jié)束處理工作。 CPU使用內(nèi)存 DMA使用內(nèi)存 內(nèi)存工作時(shí)間 CPU CPU DMA CPU CPU DMA ? CPU不停止執(zhí)行程序 ? 系統(tǒng)總線的硬件復(fù)雜、昂貴 CPU DMA CPU不需要訪存 66 DMA控制方式下的數(shù)據(jù)傳送過(guò)程 三個(gè)階段 ◆ DMA傳送前預(yù)處理 ◆ 數(shù)據(jù)傳送 ◆ 傳送后處理 1. DMA傳送前預(yù)處理 在進(jìn)行 DMA數(shù)據(jù)傳送之前要用程序做一些 必要的準(zhǔn)備工作。 ? 充分發(fā)揮 CPU和 I/O設(shè)備的利用率 ? 判優(yōu)操作和總線切換操作頻繁， 花費(fèi)的時(shí)間開(kāi)銷(xiāo)大。 將直接存儲(chǔ)器訪問(wèn) DMA納入計(jì)算機(jī)系統(tǒng) 直接存儲(chǔ)器訪問(wèn) 58 圖 帶有 DMA的計(jì)算機(jī)系統(tǒng) 59 DMA控制器 CPU 置 BR=1, 發(fā)送總線請(qǐng)求 置 BG=1, 發(fā)送總線允許 60 1. DMA內(nèi) 部結(jié)構(gòu) 圖 DMA控制器的內(nèi)部結(jié)構(gòu) 61 2. DMA控制器內(nèi)的寄存器組 ◆ DMA地址寄存器 存貯數(shù)據(jù)傳輸過(guò)程中需用到的存儲(chǔ)器地址 ◆ DMA計(jì)數(shù)寄存器 保存?zhèn)鬏敂?shù)據(jù)的字節(jié)數(shù) ◆ DMA控制寄存器 從 CPU中接受命令 ◆ 狀態(tài)寄存器 向 CPU提供信息 62 3. DMA控制邏輯 ◆ 完成 DMA的初始化 ◆ 接收設(shè)備送來(lái)的 DMA請(qǐng)求信號(hào) ◆ 向設(shè)備控制器回答 DMA允許信號(hào) ◆ 向系統(tǒng)申請(qǐng)總線 ◆ 控制總線實(shí)現(xiàn) DMA傳輸控制 ◆ 中斷控制邏輯 63 DMA傳輸方式 ◆ 突發(fā)方式 在突發(fā)方式中，整個(gè)數(shù)據(jù)塊連續(xù)傳輸。 M[SP]←R POPR 10000111 R←M[SP],SP←SP+1 IESET 0100 0000 IE←1 IERST 0100 0001 IE←0 IPRST 0100 0010 IP←0 表 相對(duì)簡(jiǎn)單 CPU的新指令 55 1. 識(shí)別中斷并訪問(wèn)此中斷處理的狀態(tài) 方法一 方法二 圖 兩種訪問(wèn)中斷服務(wù)程序的方法（ b）修改 FETCH1支持中斷 （ a）采用分離的 FETCH1狀態(tài)和 INT1狀態(tài) (IE′∨ IP′)∧ FETCH1 IE∧ IP∧ FETCH1 56 2. 訪問(wèn)中斷服務(wù)程序（部分） INT1： AR←SP INT2： DR←PC[15..8] ， SP←SP 1 INT3： M←DR ， AR←AR 1， SP←SP 1 INT4： DR←PC[7..0] INT5： M←DR INT6： DR← （數(shù)據(jù)總線來(lái)的向量） INT7： PC←1111,DR,0000 ， IP←0 返回地址壓入堆棧 57 DMA是高速 I/O設(shè)備與主存之間由硬件組成的直 接數(shù)據(jù)通路，能成組傳送
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