學(xué)習(xí)筆記-fpga設(shè)計(jì)電子時(shí)鐘(12864顯示)(參考版)
2025-05-23 15:17本頁(yè)面
【正文】 link_data=0 。 end default: begin ACK =0。 t = 0。 lcd_data = 839。 flag = 139。 flag0=0。 end end W1_data : begin lcd_data = data_disp。 end else begin lcd_data = R_buff。 end W0_data : begin if( !LR) begin lcd_data = data_disp。 end R_data : begin State =W_addr。 R_buff = LCD_DATA。b1。h98 + X。 239。b10: lcd_data = 839。h90 + X。 239。b00: lcd_data = 839。 end else State = W0_data。 t =139。 end W_addr : begin if(!t) begin if(LR) State = Dummy。 lcd_data = 839。 State = W_addr。 end DDRAM : begin //here flag is changed,not Idle, cause sys_clk flag = 139。hzz。b0。b0。 end else begin State = Idle。 flag0=139。 end /*Main state transter*/ always (posedge lcd_clk) begin case (State) Idle : begin if(lcd_en) begin State = DDRAM。 else LCD_RS =139。 else LCD_RS =139。 end /* LCD_RS */ always (posedge lcd_clk) begin if(flag0) if(State == W0_data || State == W1_data || State == Dummy || State == R_data) LCD_RS =139。 else LCD_RW =139。 else LCD_RW =139。 end /* LCD_RW */ always (posedge lcd_clk) begin if(flag0) if(State == Dummy || State == R_data) LCD_RW =139。 else LCD_EN =139。 /* LCD_EN */ always (posedge sys_clk) begin if(flag == 139。 /* LCD_DATA */ assign LCD_DATA = link_data ? lcd_data :839。 reg link_data。b1000_0000。b0010_0000, W1_data =839。b0000_1000, // not really reading R_data =839。b0000_0010, //drawing mode W_addr =839。 parameter Idle =839。 reg [7:0] R_buff。 end endmodule 5代碼 /* to display character */ module LCD_charac( //module LED( input lcd_clk, input sys_clk, input lcd_en, //1 is actived input [1:0] Y, //row 03 input [2:0] X, //clunm 07 input LR, //0/1 input [7:0] data_disp, output reg LCD_RS, output reg LCD_RW, output reg LCD_EN, inout [7:0] LCD_DATA, output reg ACK )。 end initial begin lcd_clk =0。 end else lcd_t = lcd_t +139。 always (posedge sys_clk) begin if(lcd_t == 2) //100kHz begin lcd_t =0。 endmodule 4代碼 module LCD_clk( //module LED( input sys_clk, output reg lcd_clk )。 LCD_
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