【正文】 再次深深地感謝所有關(guān)心我的人。在完成論文之際，也再次向四年 來 所有 培養(yǎng)撫育我的恩師表示最誠摯的謝意 ! 感謝同一課題組的 各位同學(xué)們， 他們在我的課題研究和論文寫作過程中提出了很好的建議，對我?guī)椭艽螅诖酥乱哉鎿吹闹x意。在這里，向在這 四 年的求學(xué)時光中曾經(jīng)幫助過我的老師，師兄，師姐，同學(xué)和我的 家人 朋友們表示衷心的謝意 ！ 首先， 非常 感謝我的導(dǎo)師宗靜靜老師對我論文選題、寫作等多方面的指導(dǎo)和關(guān)懷。本文的研究尚且停留在整個領(lǐng)域的一個皮毛階段，今后會以本文的研究為基礎(chǔ)繼續(xù)對該領(lǐng)域進行系統(tǒng)深入的研究。 在此背景下，本文首先對 信道編碼 和 FPGA的基本思想進行了分析，其次我們主要研究了信道編碼中的線性分組碼、 CRC碼、 卷積碼和 RS碼的理論知識，最后我們利用Verilog語言對信道編碼進行了編程，完成了信道編碼的 FPGA實現(xiàn)。 同樣 以硬件描述語言 所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。計算 x2d(x)/g(x)得到余式 r(x)的二進制表示為 [1000 0000]，因此校驗位為 [8 0]，則生成碼字為 [1 2 3 4 5 6 7 8 8 0]。域 GF(24)的本原多項式為 a4+a+1； RS 碼的生成多項式為 g(x)=(x+a)(x+a2)=x2+(a2+a)x+a3=x2+6x+8。 RS(10,8)是 RS（ 15,13）的縮短碼 ， RS(10,8)是利用 8 個信息符號得到長度為 10的編碼。 h 0 y ~[ 3 . . 0 ]y ~[ 7 . . 4 ]cl kre s e tx [ 3 . . 0 ]y [ 3 . . 0 ]x _ i n ~6 同時，通過 Simulation 仿真得 到如 圖所 示 的 仿真結(jié) 果 。 h 9 D 1 ~[ 1 6 . . 1 3 ]4 39。 h 9 x _ i n [ 3 . . 0 ]x _ i n ~0x _ i n ~1x _ i n ~2x _ i n ~3x _ i n ~4x _ i n ~5x _ i n ~7 t ~[ 3 . . 0 ]4 39。 h 0 Eq u a l 14 39。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 30 +A [ 3 . . 0 ]B [ 3 . . 0 ]A D D E RD QP R EE N AC L R D QP R EE N AC L R010010010010=A [ 3 . . 0 ]B [ 3 . . 0 ]E Q U A L=A [ 3 . . 0 ]B [ 3 . . 0 ]E Q U A L=A [ 3 . . 0 ]B [ 3 . . 0 ]E Q U A LD QP R EE N AC L R01001001010SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 10A d d 04 39。 RS 碼的 FPGA 實現(xiàn) 使用 Verilog 實現(xiàn) RS（ 10， 8）的編碼電路 。 h 0 cl kre s e txy x=1 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 29 同時，通過 Simulation 仿真得到如 下 圖所示的仿真結(jié) 果 。 卷積碼的 FPGA 實現(xiàn) 用 Verilog 實現(xiàn)（ 2,1,2）卷積碼編碼器 經(jīng)過 QuartusⅡ 得到如 下 圖所示的 RTL 結(jié)構(gòu) 。即 1=0⊕ 0⊕ 1 滿足； crcenc[1]=crcreg[0]；即 0=0 滿足； crcenc[0]=crcreg[15]⊕ x。即 1=0⊕ 0⊕ 1滿足； crcenc[14:3]=crcreg[13:2]。 h 1 re s e t 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 28 同時，通過 simulation 仿真得到 如 下 圖所示的仿真結(jié)果 。 h 0 0 0 0 0 0 0 0 crc_ s ~re g 0crc_ re g [ 1 5 . . 0 ] ~re g 0crc_ re g ~[ 1 5 . . 0 ]1 6 39。 h 0 Eq u a l 02 8 39。 經(jīng)過 QuartusⅡ 得到如 下 圖所示的 RTL 結(jié)構(gòu) 。 初始化時每一 位寄存器清零，然后每輸入一個數(shù)據(jù)， 16 位移位寄存器按照異或邏輯由低到高移動一位，直到一組校驗數(shù)據(jù)結(jié)束。 圖 312 器件引腳“不用引腳”選項 當(dāng)編譯成功后會出現(xiàn)如圖 313所示對話框 ： 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 25 圖 313 編譯成功界面 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 26 第四章 信道編碼的 FPGA 實現(xiàn) 線性分組碼的 FPGA 實現(xiàn) 例如：用 Verilog 實現(xiàn)一個（ 7,4）漢明碼的編碼電路，其編碼矩陣如下： 1 0 1 1 0 0 0 1 0 0 0￤ 1 1 0 G= 1 1 1 0 1 0 0 0 1 0 0￤ 0 1 1 1 1 0 0 0 1 0 0 0 1 0￤ 1 1 1 0 1 1 0 0 0 1 0 0 0 1￤ 1 0 1 經(jīng)過 QuartusⅡ 仿真后可得到如示 RTL 結(jié)構(gòu)圖 : 010010010100100100100c~0c~1c~3c~5c~6c~8c~9c~ 1 1c~ 1 2re s e tu [ 3 . . 0 ]c[ 6 . . 0 ]c~2 上 圖給出了在 Simulation 中的仿真結(jié)果 從圖中可以看出： 輸入序列 ： [ uuuu 3210 , ]=[1001] 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 27 得到的輸出為 [ ccccccc6543210 ,]=[1001011] 滿足 [ ccccccc6543210 ,]=[ uuuu3210 ,] 1 0 0 01 1 0 0 1 0 0 0 1 1 0 0 1 0 1 1 1 0 0 0 1 1 0 1 即 [1 0 0 1 0 1 1]= [1 0 0 1] 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 0 1 0 1 1 1 0 0 0 0 1 0 1 上式滿足（ 7,4）線性分組碼的編碼方程 。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 24 圖 311 器件引腳“配置”選項 選擇目標(biāo)器件引腳端口狀態(tài)。在如圖 311 所示的圖中選中 Configuration 選項卡，選中 Generate pressed bitstreams 復(fù)選框，就能產(chǎn)生用于 EPCS 的 POS 壓 縮配置文件。單擊 Device and Pin Options 按鈕，會出現(xiàn)如圖 310所示的對話框，首先選擇 General 選項卡，在 Options 欄內(nèi)選中 Autorestart configuration after error 復(fù)選框 ，使對 FPFA 的配置失敗后能自動重新配置，并加入 JTAG 用戶編碼。在工具欄中選擇 AssignmentsSettings 命令， 如圖 39 所示， 在彈出的窗口中選擇 Device,目標(biāo)芯片為 EP2C5Q208C8。在如圖 38所示窗口選擇 “Finish”即完成了本次工程的設(shè)定。 在工具欄中選擇 Assignmentssettings,如圖 37 所示在 “Simulation mode”欄中選擇 Functional 進行功能仿真，然后選擇 “OK”。 圖 36 選擇芯片 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 22 （ 4） 工具設(shè)置。 可以通過 “Show in’Available device’list”中的參數(shù)設(shè)置來快速找到所需的芯片，其中 Package 選擇 PQFP,Pin count 選擇 208， Speed grade 選擇 8。 圖 35 添加文件 （ 3）選擇目標(biāo)芯片。 圖 34 創(chuàng)建工程 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 21 （ 2）將設(shè)計文件加入工程中。 圖 33 文件存盤 （ 1）建立工程。選擇 FileSave As 命令，找到已經(jīng)建立的文件夾 D:\conv,存盤文件名應(yīng)該與實體名一致，即 。在 New 窗口中的 Design Files 欄中選擇編譯文件的語言類型，這里選擇 Verilog HDLFile 選項，如圖 31所示，然后在 Verilog 文本編譯窗口中輸入卷積碼 conv 的程序，如圖 32所示。這里以卷積碼 conv 為例 ,在 D 盤中，路徑為 D:\， 輸入源程序。此文件夾將被 EDA 軟件默認(rèn)為工作庫 。 QuartusⅡ 設(shè)計流程 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計（論文） 19 利用 Verilog 完成軟件編程后，必須借助 EDA 工具中的綜合器、適配器、時序仿真器和編輯器等工具進行相應(yīng)的處理，才能 使此項設(shè)計在 FPGA 上完成硬件實現(xiàn)，并得到硬件測試。用戶定義的原語既可以是組合邏輯，也可以是時序邏輯：可通過編程語言接口 （ PLI）機制進一步擴展 Verilog HDL 語言的描述能力。 內(nèi)置各種基本邏輯門，如 and、 or 和 nand 等，可方便的進行門級結(jié)構(gòu)描述；內(nèi)置各種開關(guān)級元件，如 pmos、 nmos 和 cmos 等，可進行開關(guān)級的建模。靈活多樣的電路描述風(fēng)格，可進行行為描述，也可進行結(jié)構(gòu)描述或數(shù)據(jù)流描；支持混合建模，在一個設(shè)計中各個模塊可以在不同的設(shè)計層次上建模和描 述。 按位與 | | 按位或 ^ ^ 按位異或 左移 右移 ?: ?: 等同于 ifelse Verilog HDL 語言的特點 既能進行全面綜合的電路設(shè)計，又可用于電路的模擬仿真。 邏輯與 || || 邏輯或 大于 小于 = = 大于等于 = = 小于等于 == == 等于 != != 不等于 ~ ~ 取反 amp。 amp。 表 31 C語言與 Verilog HDL的相似