基于system_view的pcm2dpsk_仿真及系統(tǒng)抗噪聲性能測試實驗報告(參考版)
2025-03-08 06:16本頁面
【正文】 系統(tǒng) 抗噪聲 性能 分析 由 實驗曲線可得，隨著信噪比由 1 逐漸增大至 10 的 過程中， 系統(tǒng) 誤碼率 逐漸 由 e1 數(shù)量級減小到 e4 數(shù)量級， 實驗曲線 與理論曲線 基本吻合。輸入輸出 時域波形，除有時延外，基本完全相同， 頻域分析后二者功率譜密度曲線一致，無噪聲時傳輸無誤。 我的 系統(tǒng)是 dpsk，故 2 處 打鉤， 1 處 打鉤畫疊圖， 3 處 起始信噪比設為 0db， 我們自己畫的圖起始信噪比 也是 0db， 與之對應，終止信噪比前面分析了，運行 10 次 后為 9db，右邊選擇自己畫的 抗噪聲性能 曲線， 點擊 確定 ， 九、 數(shù)據(jù)分析 對比觀察 整個系統(tǒng)輸入輸出 信號 波形， 輸出模擬信號 相比于輸入 模擬信號 由時延產(chǎn)生，但波形除局部微小差異外，基本相同， 分別 對之求頻譜后觀察發(fā)現(xiàn)輸出信號相比于輸入信號頻譜分布上有 無關 頻率分量混入，但主要頻率分量并未丟失，并且保持良好，無關頻率分量整體 影響 較小，失真較小，傳輸較成功。 得到一個 新圖， 將 縱坐標 對數(shù) 化，得到下圖 橫坐標單位 由時間變?yōu)?db， 上 圖即為 抗噪聲曲線即 誤碼率隨時間變化的曲線 。 功能，將輸入 次 圖塊的兩路信號（ 2DPSK 的 輸入輸出信號逐個對比，一樣，則判正確，不一樣，則判誤，所以，兩路信號一定要對齊，否則它沒法比，對不齊或?qū)﹀e 位 ，比下來的根本就不是你要的結(jié)果，這個快有三個輸出口， 0口 輸出實時誤碼 情況 ， 1 口 輸出平均誤碼率， 2 口輸出 平均誤碼數(shù)量） =1bits///就這樣 設，沒理由的 Threshold=500e3///就這樣 設，沒理由 Offset=3bits///你看 上圖波形，開始的幾個 碼寬 沒有任何信息，這個參數(shù)就是讓 對比 動作退后幾個碼寬，跳過空白碼字，本系統(tǒng)設置 3 或 4 個 點 Out put 0=ber； Output 1=cumulative avg t88； Out put 2=total errors； Max rate(port1)=16e+3hz 88 圖塊連接 90 的 1 端口 ，顯示誤碼率 99 圖塊 統(tǒng)計 誤碼 總數(shù)， 接 這個東西，說是為了在 低 誤碼率出減少采樣點，高誤碼率 處 增加采樣點，沒大看懂， 就 設個 幾百 左右吧，本系統(tǒng)設置 200，太大 時系統(tǒng)運行慢的要死， 99圖塊 設置詳情見下圖： 連接 噪聲， 設置 增益模塊為全局變量，并設置遞減或遞增 方式 函數(shù) System view—— 菜單 tools——global parameter links… 增益模塊 gain 變化函數(shù)設置為 lc+1,前面分析 了 gain 模塊的 功能， 這個 式子 的 意思是 ，讓 gain的初值設為 0db，系統(tǒng)每 與運行 一次， gain 的值減小 1， 即，第一次運行， gain=0db， 信噪比 0db（ 為什么 是這樣前面說的很清楚啦）第二次運行， gain=1db， 信噪比 1db（前面 也分析的很 清楚 啦） …… 在 系統(tǒng)時間設置窗口里面設置系統(tǒng)循環(huán)次數(shù) 我這里設置 運行 10 次 ， 信噪比 從 0db 每次 加 1db 直到 9db 隨著 運行次數(shù)的變化， gin 的值發(fā)生變化，導致的噪聲 時域 波形的變化 點擊 運行，相關 模塊 就會顯示出誤碼率隨 時間 變化的曲線 在分析窗口將 誤碼率隨時間變化的圖像 （ 88 圖塊 對應的圖像窗口） 轉(zhuǎn)換為誤碼率隨信噪比變化的圖像 這個圖 像就是 88 圖塊 生成數(shù)據(jù) 繪制 的曲線 ，誤碼率 隨時間變化的曲線 記得點擊籃圈內(nèi) 選項 ，將 Y 坐標 對數(shù)化 ， 抗噪聲曲線 是誤碼率隨時間變化的曲線 。 Delay 模塊： 具體 delay 多少時間，有關資料給出了將輸入信號和輸出信號求相關 來確定 最大相關 處 sample 數(shù) 的 方法 ，但實際用時發(fā)現(xiàn) 有問題 ， 也 可能是 本 系統(tǒng)搭建 有誤， 不過這個值 也可由其他方法得到，在 9 97 模塊 設置好的 基礎 上， 關掉 噪聲 ，運行系統(tǒng)，放大 輸入輸出信號圖像， 可以 看出輸出信號比輸入信號 延遲 了多少個 sample，也即滯后了多少個碼子寬度，將延遲碼子數(shù)填到 delay 里面面，本系統(tǒng)經(jīng)觀測延遲 1 個 碼子寬度，即 delay=1sample（ 注意 ，延遲類型選擇不是 時間 ，而是 sample 數(shù)）） 。 基本流程如下 構建測試系統(tǒng) 根據(jù) 實際情況 設置 圖塊參數(shù) 編號 庫 /名稱 參數(shù) 83 基帶信號 發(fā)生子系統(tǒng) None 0 2dpsk 傳輸 系統(tǒng) None 96 Operator ： resample Rate： 16e+3hz （這個 值跟碼速相同） Max rate： 16e+3hz 86 Operator : smpl delay Delay=1sample = Attribute=passive Initial condition=0v Fill last register Out put 0=delay t90 t95 Out put 1=delay –dt Max rate(port 0)=16e+3hz 95 Sink : analysis Max input rate =16e+ 97 Operator ： resample Rate： 16e+3hz Max rate： 16e+3hz 98 Sink : analysis Max input rate =16e+ 90 Comm : ber rate =1bits Threshold=500e3 Offset=3bits Out put 0=ber Output 1=cumulative avg t88 Out put 2=total errors Max rate(port1)=16e+3hz 88 Sink : final value Max input rate=16e+3hz 99 Sink : dtnl stop Action=go to next loop Memory=retain allsamples Threshold=200 Max input rate=16e+3hz 9 97 模塊 ，是對輸入 、
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