【正文】 END SYN。 BEGIN q = sub_wire0(7 DOWNTO 0)。 we : IN STD_LOGIC )。 25 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 PORT ( address : IN STD_LOGIC_VECTOR (8 DOWNTO 0)。 lpm_width : NATURAL。 lpm_outdata : STRING。 lpm_address_control : STRING。 ARCHITECTURE SYN OF ram8 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 we : IN STD_LOGIC := 39。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 USE 。 USE 。 END behav。 DOUT = CQI。 END IF。139。 ELSIF CLK039。139。 ELSE CLK。 BEGIN CLK0 = LOCK0 WHEN WE=39。 ARCHITECTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0)。 CLKOUT : OUT STD_LOGIC )。 WE : IN STD_LOGIC。 ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC。 USE 。 END behav。 END IF。 AND LOCK39。 由信號(hào) current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程 :REG LATCH1: PROCESS (LOCK) 此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 23 BEGIN IF LOCK=39。 END IF。139。 REG: PROCESS (CLK ) BEGIN IF (CLK39。 END CASE 。 next_state = st0。OE=39。LOCK=39。START=39。開(kāi)啟 OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。139。039。039。039。 END IF 。) THEN next_state = st3。 IF (EOC=39。OE=39。LOCK=39。START=39。 啟動(dòng)采樣 WHEN st2= ALE=39。039。039。139。139。 next_state = st1。OE=39。LOCK=39。START=39。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。則進(jìn)入通道 IN1 Q = REGL。模擬信號(hào)進(jìn)入通道 IN0；當(dāng) ADDA=39。當(dāng) ADDA=39。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGIN ADDA = 39。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE behav OF ADCINT IS TYPE states IS (st0, st1, st2, st3,st4) 。 觀察數(shù)據(jù)鎖存時(shí)鐘 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 數(shù)據(jù)輸出 3 態(tài)控制信號(hào) ADDA : OUT STD_LOGIC。 8個(gè)模擬信號(hào)通道地址鎖存信號(hào) START : OUT STD_LOGIC。 狀態(tài)機(jī)工作時(shí)鐘 EOC : IN STD_LOGIC。 ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ADCINT 的 VHDL 源程序： LIBRARY IEEE。 clk10K = clk2。 end process。 end if。 if temp2=1249 then clk2=not clk2。139。 process(clk)10kHZ begin if clk39。 end if。temp1=0。 then temp1=temp1+1。event and clk=39。 signal temp2: integer range 0 to 2499。 architecture behave of clk_b is signal clk1,clk2: std_logic。 clk500K,clk10K: out std_logic)。 use 。 use 。 由于自身水平有限，設(shè)計(jì)中難免存在一些不足之處，敬請(qǐng) 老師批評(píng)指正。值此成文之際，我向 老師表示衷心的感謝。 設(shè)計(jì)中何帥帥負(fù)責(zé)程序編寫和軟件仿真，羅騰利負(fù)責(zé)編寫報(bào)告，周彪負(fù)責(zé)資料查找。第二，濾波部分可以找到更合適的濾波器件，以提高波形的平滑度。 同時(shí)，設(shè)計(jì)中還存在一些不足之處，主要表現(xiàn)在以下幾個(gè)方面。 首先通過(guò)對(duì)數(shù)據(jù)采集原理進(jìn)行分析，總體上提出實(shí)現(xiàn)數(shù)據(jù)采集與輸出方案，通過(guò) CNT10B 和 RAM8 等模塊的設(shè)計(jì)，用 FPGA 實(shí)現(xiàn)了數(shù)據(jù)的采集與輸出，并完成了軟硬件設(shè)計(jì)和調(diào)試。 測(cè)得的實(shí)驗(yàn)數(shù)據(jù)見(jiàn)表 1： 表 1 系統(tǒng)測(cè)試數(shù)據(jù) 輸入波形的頻率 輸出波形的頻率 Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz 16 Hz Hz Hz Hz Hz Hz 測(cè)得的數(shù)據(jù)范圍從 Hz 到 Hz，平均相對(duì)誤差為 ，具有較高的精度，基本達(dá)到了設(shè)計(jì)要求。 圖 17 系統(tǒng)頂層原理框圖 系統(tǒng)頂層仿真圖如圖 18 所示： 18 系統(tǒng)頂層仿真圖 15 第三章 系統(tǒng)軟硬件調(diào)試 根據(jù)系統(tǒng)總體要求，把寫好的 VHDL 程序進(jìn)行引腳鎖定，綜合，適配，編程下載，調(diào)試。 時(shí)鐘控制原理圖如圖 16 所示： 圖 16 時(shí)鐘控制 系統(tǒng)頂層設(shè)計(jì) 系統(tǒng)頂層原理框圖如圖 17所示，圖中 D為 8位數(shù)據(jù)輸入， CLK 為系統(tǒng)時(shí)鐘輸入信號(hào)頻率，由系統(tǒng)時(shí)鐘信號(hào)輸入電路控制。 WREN 是寫時(shí)能，高電平有效。把示波器接到 DAC0832的輸出端就能看到波形。 由 ADC0809 驅(qū)動(dòng)程序生成的原理圖如圖 12 所示： 圖 12 ADCINT ADCINT 仿真圖如圖 13所示： 圖 13 ADCINT 仿真圖 CNT10B 設(shè)計(jì) 13 CNT10B 中有一個(gè)用于 RAM 的 9 位地址計(jì)數(shù)器，它的工作時(shí)鐘 CLK0 由 WREN控制： 當(dāng) WREN=‘ 1’時(shí)， CLK0=LOCK0， LOCK0 來(lái)自于 ADC0809 采樣控制器，這時(shí)處于采樣允許階段， RAM 的地址鎖存時(shí)鐘 inclock=CLKOUT=LOCK0；這樣每當(dāng)一個(gè)LOCK0 的脈沖通過(guò) ADC0809 時(shí)采到一個(gè)數(shù)據(jù)，并將它存入 RAM 中。一 12 個(gè)按鍵控制 CLR，另一個(gè)按鍵控制 WREN。它的內(nèi)部結(jié)構(gòu)和引腳排列如圖 9 所示： 圖 9 TL082 內(nèi)部結(jié)構(gòu)和引腳排列 TL082