arm微控制器lpc210x的lcd接口技術(shù)(參考版)
2024-08-25 16:37本頁(yè)面
【正文】 。但在設(shè)計(jì)過(guò)程中，可以考慮通過(guò)串行轉(zhuǎn)換或 CPLD 分部連接的方法減少 GPIO 口的使用，以便充分利用 LPC210X 的資源。在復(fù)雜應(yīng)用中，加上CPLD 不但可以令設(shè)計(jì)簡(jiǎn)化，還可以使系統(tǒng)性能大大增加。如果需要仿真的 埃鴕 杓貧ゲ鬮件，可 使用 Xilinx 公司推出的免費(fèi)仿真軟件 MODELSIM。 end end endmodule 至于 選通 CS CS2，在另一 always 塊中用 ifelse 語(yǔ)句進(jìn)行判斷就可以了。 else //高電平開(kāi)通鎖存 ，輸出 8 位 begin out_high=lock。 reg[3:0]lock。 定義鎖存選通信號(hào) reg[3:0] out_high。 //定義輸出口高 4 位 output[3:0]out_low。 CPLD 采用了Xilinx XC9500 系列的 XC9572，程序用 VerilogHDL 語(yǔ)言編寫(xiě)，其中數(shù)據(jù)分部傳送程序設(shè)計(jì)如下： module latch(out_high,out_low,data,enable)。在 CPLD 里設(shè)計(jì)一個(gè) 4 位鎖存器，當(dāng)高 4 位傳送完畢后，鎖存器進(jìn)行鎖存，然后發(fā)送低 4 位，接著由 選通鎖存器，將 8 位數(shù)據(jù)同時(shí)送出，這樣節(jié)省了 4 個(gè) GPIO 口；另外由 通過(guò) CPLD 直接控制 CS1 和 CS2，也節(jié)省了 1 個(gè) GPIO 口。 共占用 9 線，為說(shuō)明方便，也選用了連續(xù)的 GPIO 口。有了以上子程序，就可以很方便地加以調(diào)用，進(jìn)行液晶驅(qū)動(dòng)顯示。 //SPI_CLK=1 } IOSET=SPI_CS。 date=1。0x80)!=0) //傳輸最高位 IOSET=SPI_DATA。i++){ //依次發(fā)送 8 位 數(shù)據(jù) IOCLR=SPI_CLK。 //SPI_CS=0 for(i=0。 模擬 SPI 的 GPIO 口配置如下： define SPI_CLK 0x00000001 //時(shí)鐘線為 define SPI_DATA 0x00000002 //傳輸數(shù)據(jù)線為 define SPI_CS 0x00000004 //74HC595 選通線為 傳輸字模數(shù)值到數(shù)據(jù)線上的子程序： void SendData(unsigned char date){ unsigned char i。下面用這種方式進(jìn)行說(shuō)明，同樣為方便，選用了連續(xù)的 GPIO 口 ～ ,具體設(shè)計(jì)系統(tǒng)要按實(shí)現(xiàn)情況進(jìn)行配置，框圖如圖 2 所示。 串行轉(zhuǎn)換法 從上面可以看出，盡管用 8 個(gè)
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