高速pcb設計指南之四-wenkub.com
2025-07-07 10:18 本頁面
【正文】 每個電解電容邊上都要加一個小的高頻旁路電容。 (20) 石英晶體下面以及對噪聲敏感的器件下面不要走線。 (17) 元件引腳盡量短，去耦電容引腳盡量短。 (13) 時鐘、總線、片選信號要遠離 I/O 線和接插件。 (9) 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。石英晶體振蕩器外殼要接地 (6) 用地線將時鐘區(qū) 圈起來，時鐘線盡量短。 (2) 可用串一個電阻的辦法，降低控制電路上下沿跳變速率。最好不用電解電容，電 解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現為電感，最好使用膽電容或聚碳酸醞電容。數字電路中典型的去耦電容為 的去耦電容有5nH 分布電感，它的并行共振頻率大約在 7MHz 左右，也就是說對于 10MHz 以下的噪聲有較好的去耦作用，對 40MHz以上的噪聲幾乎不起作用。 好的高頻去耦電容可以去除高到 1GHZ 的高頻成份。對于高頻和數字信號，屏蔽電纜兩端都接地。 對于雙面板，地線布置特別講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源一個接點，地一個接點。 (6) 元件布置要合理分區(qū) 元件在印刷線路板上排列的位置要充分考慮抗電磁干擾問題，原則之 一 是各部件之間的引線要盡量短。 一個集成電路本身的封裝材料引入 2~6pf 電容。 (5) 注 意 印 刷 線 板 與 元 器 件 的 高 頻 特性 在高頻情況下，印刷線路板上的引線，過孔，電阻、電容、接插件的分布電感與電容等不可忽略。 (4) 減小來自電源的噪聲 電源在向系統提供能源的同時，也將其噪聲加到所供電的電源上。原因是，大面積的地減小了信號線的特性阻抗，信號在 D 端的反射大為減小。當兩信號線不是很長時， AB 上看到的實際是兩個脈沖的迭加。在 D點，由于 A 點信號的向前傳輸，到達 B 點后的信號反射和 AB 線的延遲， Td 時間以后會感應出一個寬度為 Tr 的頁脈沖信號。此時要考慮傳輸線的阻抗匹配，對于一塊印刷線路板上的集成塊之間的信號傳輸，要避免出現 Td＞ Trd的情況，印刷線路板越大系統的速度就越不能太快。 在印制線路板上，信號通過一個 7W 的電阻和一段 25cm長的引線，線上延遲時間大致在 4~20ns 之間。當 Tpd＞ Tr 時，就成了一個傳輸線問題，必須考慮信號反射，阻抗匹配等問題。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。 6 設備內部開關接點的處理 開關斷開過程中瞬變干擾形成 干擾的抑制措施 對被切換電感負載的處理 對開關觸點的處理 八、如何提高電子產品的抗干擾能力和電磁兼容性 在研制帶處理器的電子產品時，如何提高抗干擾能力和電磁兼容性？ 下面的一些系統要特別注意抗電磁干擾： (1) 微控制器時鐘頻率特別高，總線周期特別快的系統。 ②金屬外殼接地可限制外殼電位的升高，造成內部電路與外殼之間的放電。的完整包裹，并用同軸接頭 來保證電場屏蔽的完整性。 ※無屏蔽的帶狀電纜。 ※非屏蔽雙絞線抵御靜電耦合的能力差些。 ④如有可能在敏感電路采用 平衡線路作輸入，利用平衡線路固有的共模抑制能力克服干擾源對敏感線路的干擾。 ③盡可有使干擾源線路與受感應線路呈直角布線。 輸出噪聲的減小 原因是二極管反向電流陡變及回路分布電感。 開關電源的輻射騷擾與抑制 注意輻射騷擾與抑制 抑制方法： ①盡可能地減小環(huán)路面積。 ②初級電路中功率晶體管外殼與散熱器之間的容光煥發(fā)性耦合在電源輸入端產生的傳導共模噪聲。 ※在電源與地之間加去耦電容。 ※特別注意電流流通中的導線環(huán)路尺寸。 ※電源線和地線盡可能靠近，整塊印刷板上的電源與地要呈“井”字形分布，以便使分布線電流達到均衡。 材料對電磁屏蔽的效果 實際的電磁屏蔽體 七、產品內部的電磁兼容性設計 1 印刷電路板設計中的電磁兼容性 印刷線路板中的公共阻抗耦合問題 數字地與模擬地分開，地線加寬。 4） 注意結構設計。 磁場屏蔽 磁場屏蔽的機理 高導磁材料的低磁阻起磁分路作用，使屏蔽體內的磁場大大降低。 3） A、 B間插入金屬屏蔽板。 3） 接高設備工作的穩(wěn)定性，避免設備對大地的電位在外界電磁環(huán)境作用下發(fā)生的變化。 信號接地線的處理（搭接） 搭接是在兩個金屬點之間建立低阻抗的通路。 缺點：不適宜用于高頻場合。 浮地 目的：使電路或設備與公共地線可能引起環(huán)流的公共導線隔離起來，浮地還使不同電位的電路之間配合變得容易。 以上所述只是印制電路板可靠性設計的一些通用原則，印制電路板可靠性與具體電路有著密切的關系，在設計中不還需根據具體電路進行相應處理，才能最大程度地保證印制電路板的可靠性。設備內印制板的散熱主要依靠空氣流動，所以在設計
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