計算機組成原理第五章中央處理器一課件-wenkub.com
2024-10-07 15:42 本頁面
【正文】 ? 參見圖 。 （ 2） “ SUB R1， R3”指令完成（ R3） （ R1） → R3的操作，畫出其指令周期流程圖，并列出相應的微操作控制信號序列。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS JMP 21 數(shù) 據(jù) 總 線 DBUS MDR JMP 21 IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU ③ ② 圖 JMP指令 的執(zhí)行階段 ① 用方框圖語言表示指令周期 PC→AR→ABUS DBUS→DR→IR PC+1 開始 RD 譯碼或測試 IR→ AR IR→ AR IR→ PC PC→ AR 0→ AC CLA ADD STA JMP NOP AR→ ABUS DBUS→ DR DR→ ALU ALU→ AC AR→ ABUS AC→ DR DR→DBUS RD WE 【 例 1 】 圖 ，IR為指令寄存器， PC為程序計數(shù)器（具有自增功能），M為主存（受 R/W*信號控制）， AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器， ALU由加、減控制信號決定完成何種操作，控制信號 G控制的是一個門電路。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS NOP 數(shù) 據(jù) 總 線 DBUS MDR IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU 加圖： 取出 NOP 指令 ① ② +1 ③ ④ NOP ⑤ ALU 000 006 000 024 PC 000 024 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS STA 40 數(shù) 據(jù) 總 線 DBUS MDR STA 40 IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU 加圖：送操作數(shù) 地址 ① ALU 000 006 000 023 PC 000 040 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS 000 006 數(shù) 據(jù) 總 線 DBUS MDR ADD 30 IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU ① ② ③ ③ ④ 圖 取操作數(shù)并 執(zhí)行加法操作 取指令 PC+1 開始 指令 譯碼 送操作數(shù) 地址 送操作數(shù) 執(zhí)行寫 內(nèi)存操作 取下條 指令 PC+1 一個 CPU周期 一個 CPU周期 一個 CPU周期 取指令周期 執(zhí)行周期 1 執(zhí)行周期 2 FETCH EXE1 EXE2 STA指令周期 STA指令的指令周期 —
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